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- [发明专利]在操作和睡眠模式下的数据保持-CN200610064217.4有效
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M·小弗雷德里克;J·D·施弗二世
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ARM有限公司
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2006-10-13
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2007-07-04
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G06F1/32
- 公开了一种电路，其用于在所述电路的部分功率降低的休眠模式期间保持信号值，其包括：时钟信号输入端；时控的锁存器；数据输入端、数据输出端和其间的正向数据路径，其中信号值可操作地在所述数据输入端接收，记录到所述至少一个锁存器，并且沿所述正向数据路径传送到所述数据输出端；所述至少一个锁存器的至少一个包括保持锁存器；三态器件，可操作用于响应于收到第一休眠信号而选择性地从所述正向数据路径隔离所述保持锁存器；其中为响应收到第二休眠信号，所述电路可进入所述休眠模式以使跨越所述电路的所述部分的电压差变小，从而所述电路的所述部分功率降低，并且维持跨越所述保持锁存器和所述三态器件的电压差。
- 操作睡眠模式数据保持
- [发明专利]元件基板、打印头和打印设备-CN201710564959.1有效
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葛西亮
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佳能株式会社
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2017-07-12
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2019-09-06
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B41J2/14
- 该元件基板包括：数据锁存单元，用于基于第一信号来对接收单元所接收到的第一打印数据和第二打印数据进行锁存；第一驱动单元，用于基于第二信号的定时以及打印元件选择数据与所述数据锁存单元所锁存的所述第一打印数据的逻辑运算结果，来驱动打印元件；延迟单元，用于将所述第二信号延迟预定时间；运算结果锁存单元，用于基于通过所述延迟单元延迟后的第二信号，来对所述打印元件选择数据和所述数据锁存单元所锁存的所述第二打印数据的逻辑运算结果进行锁存；以及第二驱动单元，用于根据所锁存的运算结果和延迟后的第二信号，来驱动所述打印元件。
- 元件打印头打印设备
- [实用新型]数据传输电路及应用所述数据传输电路的电视机-CN200720020475.2无效
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张钰枫
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青岛海信电器股份有限公司
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2007-04-10
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2008-03-26
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G06F13/40
- 本实用新型公开了一种数据传输电路及应用所述数据传输电路的电视机，包括主芯片和与其进行数据传输的子芯片；其中，在所述主芯片中包含有多路用于传输地址信号和数据信号的I/O口，在所述I/O口中包含有多路地址/数据复用端口，所述地址/数据复用端口连接一锁存器的输入端，所述锁存器的输出端根据其锁存信号的类型不同选择连接子芯片的数据引脚或者地址引脚；所述锁存器的其余地址和/或数据引脚与主芯片的所述I/O口对应连接；所述锁存器的使能端接收主芯片发出的控制信号。本实用新型通过在两个芯片的地址或者数据引脚之间连接锁存器，有效减少了主芯片用于传输地址信号或者数据信号的引脚数量，解决了主芯片端口资源紧缺的问题。
- 数据传输电路应用电视机
- [发明专利]数据传输设备-CN95107774.0无效
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崔海玟;朴洪淳
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三星电子株式会社
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1995-06-28
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2003-04-16
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G06F13/00
- 一种数据传输设备，包括锁存并行时间数据的初始输入锁存器，一个产生传输钟信号的传输钟信号发生器，一个在接到次输入启动信号后锁存N位并行传输数据的次输入锁存器，一个在接到次输入启动信号后对传输钟信号进行计数并将所数得的值作为输出选择信号发出的输出选择信号发生器，和一个在接到输出选择信号后将锁存的N位并行传输数据信号转换成N+2位串行数据输出信号的串行-并行转换器。
- 数据传输设备
- [发明专利]显示驱动器和显示装置-CN202011055183.9在审
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政井英树
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拉碧斯半导体株式会社
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2020-09-30
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2021-04-09
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G09G3/36
- 设置于输出灰度级电压信号的输出电路的第1锁存器在影像数据信号的每一个水平扫描期间取得像素数据段，并作为第1像素数据段进行保持。第2锁存器在由第1锁存器进行的对像素数据段的取得完成的定时，从第1锁存器取得第1像素数据段，并作为第2像素数据段进行保持。插值数据生成部分别从第1锁存器获取第1像素数据段，从第2锁存器获取第2像素数据段，并生成插值数据段。第3锁存器交替地进行第2像素数据段的取得和插值数据段的取得，并作为第3像素数据段顺序输出。灰度级电压输出部基于第3像素数据段输出灰度级电压信号。
- 显示驱动器显示装置
- [发明专利]时钟选通触发器-CN201580045543.8有效
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G·保罗
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马维尔国际贸易有限公司
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2015-08-18
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2020-01-10
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G11C7/10
- 本公开的多个方面提供数据存储电路(100,110)。该电路包括第一锁存器(120)、第二锁存器(130)以及时钟选通和缓冲电路(140)。该第一锁存器被配置为在时钟信号处于第一状态时响应于数据输入向该第二锁存器提供中间输出，并且在该时钟信号处于第二状态时保持该中间输出，并且该第二锁存器被配置为响应于该中间输出和时钟信号而提供数据输出。该时钟选通和缓冲电路被配置为提供时钟信号并且在该中间输出保持不变时抑制向该第一锁存器和第二锁存器之一或二者提供时钟信号。
- 时钟触发器
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