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[发明专利]锁存器-CN201810364759.6在审
发明人：蒋建伟 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2018-04-23 - 公布日： 2018-10-09 - 主分类号： H03K19/003 文献下载
摘要：本发明公开了一锁存器，包含一个存储单元，第一～第四共4个传输门，以及一个MULLER C单元。当锁存器处于穿通模式，时钟信号CLK为高电平时，时钟信号CLK_B为低电平,数据从输入端D传入,通过第一～第三传输门,到达存储单元内的第二和第四节点和输出端Q；处于锁存模式，当时钟信号CLK为低电平时，本发明所述的锁存器在电路受到干扰时，能迅速恢复正确的逻辑状态。
传输门锁存器存储单元时钟信号输出端时钟信号CLK 逻辑状态低电平高电平输入端穿通低电高电锁存电路输出恢复

[发明专利]锁存器-CN201810947260.8在审
发明人：蒋建伟;肖军 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2018-08-20 - 公布日： 2018-12-28 - 主分类号： H03K3/0233 文献下载
摘要：本发明公开了一种锁存器，由一个储存单元、5个传输门和一个四输入时钟控制的穆勒C单元组成，CLK为时钟信号，CLKB为CLK经过一级反相器FX1得到的时钟信号；所述存储单元由8组两输入反相器互相锁存而构成，每组反相器由一个PMOS晶体管和一个NMOS晶体管串联组成，其中，PMOS晶体管的源极与电源电压VDD相连接，NMOS晶体管的源极接地，PMOS晶体管的漏极与NMOS晶体管的漏极连接的节点，记为存储节点，所述存储单元共有8个存储节点S1～S8，分别位于每组反相器中。
存储单元存储节点时钟信号反相器锁存器漏极输入反相器一级反相器储存单元电源电压输入时钟源极接地翻转传输门位节点锁存源极串联拦截抵抗传输

[发明专利]锁存器-CN201810947033.5在审
发明人：蒋建伟 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2018-08-20 - 公布日： 2019-01-04 - 主分类号： H03K3/0233 文献下载
摘要：本发明公开了一种锁存器，由一个储存单元、4个传输门和一个穆勒C单元组成；存储单元由3组2P1N型反相器和3组1P2N型反相器组成，每组2P1N型反相器由两个PMOS晶体管和一个NMOS晶体管串联组成，每组1P2N型反相器由一个PMOS晶体管和两个NMOS晶体管串联组成，存储单元共有6个存储节点；穆勒C单元中的第十PMOS晶体管～第十三PMOS晶体管和第十NMOS晶体管～第十三NMOS晶体管依次串联，第十三PMOS晶体管的漏极与第十NMOS晶体管的漏极相连接，其连接的节点作为锁存器的输出端Q；四个传输门的输入端作为锁存器的数据输入端，第四传输门的输出端与Q端相连接。
反相器锁存器存储单元传输门输出端漏极串联数据输入端储存单元存储节点依次串联输入端位节点翻转拦截传输抵抗

[发明专利]锁存器-CN201910280313.X在审
发明人：蒋建伟 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2019-04-09 - 公布日： 2019-08-23 - 主分类号： H03K19/003 文献下载
摘要：本发明提供一种锁存器，四个穆勒C单元，四个由时钟控制的穆勒C单元以及四个传输门；其中八个穆勒C单元按其角标顺序逆时针分布且首尾相接构成环路，每个穆勒C单元的输出端信号与其角标对应，且八个穆勒C单元的输出端信号呈逆时针分布本发明提出了两种新型的抗两位节点翻转的锁存器，节点对的选取涵盖了全部的4类节点对，由此证明当任意两个存储节点对同时发生瞬态错误翻转，电路均能通过自身反馈使各存储节点回来原来正确的逻辑电平，本发明的电路具有抗两位节点翻转的功能
锁存器翻转角标输出端信号存储节点传输门位节点电路输入端信号逻辑电平时钟控制首尾相接输入节点瞬态反馈涵盖

[发明专利]锁存器-CN201510372875.9有效
发明人：吴毅强;赖玠玮 -专利权人：展讯通信（上海）有限公司
申请日： 2015-06-30 - 公布日： 2018-11-27 - 主分类号： H03K19/094 文献下载
摘要：一种锁存器，包括：耦接于电源与地线之间的第一以及第二逻辑单元，且所述第一逻辑单元与所述第二逻辑单元结构对称；第一、第二、第三以及第四控制单元，所述第一、第三控制单元与所述第一、第二逻辑单元的一端耦接，形成第一通路，所述第二、第四控制单元与所述第一、第二逻辑单元的另一端耦接，形成第二通路；任一控制单元中均包括多个开关，各开关适于根据接收到来自控制信号输入端的控制信号闭合或断开，使得所述锁存器输出与所述控制信号对应占空比的输出信号采用所述锁存器，可以有效降低分频器的电路复杂度，从而降低射频电路的复杂度，减少射频电路的面积。
锁存器

[发明专利]锁存器-CN201910476094.2有效
发明人：虞蓓蕾;高唯欢;胡晓明 -专利权人：上海华力微电子有限公司
申请日： 2019-06-03 - 公布日： 2023-06-13 - 主分类号： H03K19/003 文献下载
摘要：本发明公开了一种锁存器，包括第一反相器输入端接时钟信号，第二反相器输入端接第一反相器输出端，第一和第二时钟控制反相器输入端接锁存器输入信号D、第一和第二反相器输出端，第四反相器输入端与第二和第四时钟控制反相器输出端相连，其输出端作为该锁存器的输出端，第五反相器输入端与第一，第二和第三时钟控制反相器输出端相连，第三反相器输入端与第五反相器输出端相连；第六反相器输入端与第二时钟控制反相器和第三反相器输出端相连；第三时钟控制反相器输入端与第一、第二和第六反相器输出端相连；第四时钟控制反相器输入端与第一、第二、第五和第六反相器输出端相连。本发明相比现有技术具有更好抗信号干扰能力，更高可靠性的锁存器。
锁存器

[发明专利]锁存电路和包括其的半导体存储器件-CN202110035307.5在审
发明人：李桢埈 -专利权人：爱思开海力士有限公司
申请日： 2021-01-12 - 公布日： 2021-12-03 - 主分类号： G11C29/00 文献下载
摘要：本公开提供一种锁存电路和包括其的半导体存储器件。一种锁存电路包括：多个锁存器组，每个锁存器组包括使能锁存器和多个地址锁存器；以及多个锁存宽度调整电路，其分别对应于多个锁存器组，其中，在多个锁存器组的每个中，对应的锁存宽度调整电路设置在对应的锁存器组的使能锁存器和与该使能锁存器相邻的地址锁存器之间，并且在启动操作结束时，根据对应的锁存器组是否被使用来将使能锁存器耦接到相邻的地址锁存器。
电路包括半导体存储器件

[实用新型]一种通用型现场总线控制器-CN201922436866.8有效
发明人：单文盛;王晟磊 -专利权人：湖南师范大学
申请日： 2019-12-30 - 公布日： 2020-07-10 - 主分类号： G05B19/042 文献下载
摘要：一种通用型现场总线控制器，接口单元与中央控制模块的I/O口连接，第一锁存器、第二锁存器、第三锁存器、第四锁存器、第五锁存器、第六锁存器、第七锁存器分别与中央控制模块的同一组I/O口连接，本实施例中，第一锁存器、第二锁存器、第三锁存器、第四锁存器、第五锁存器、第六锁存器、第七锁存器分别与中央控制模块的I/O口连接，拨码开关与第一锁存器连接，信号灯接口与第二锁存器和第三锁存器连接，温度传感器与第四锁存器和第五锁存器连接，RAM单元与第六锁存器连接，RS‑485单元与第七锁存器连接，电源单元用于供电。本实用新型采用单片机配合锁存器结构，简化了整个产品结构，使产品能够小型化，且性能稳定，信号传输稳定。
一种通用型现场总线控制器

[发明专利]保持触发器-CN201010528756.5有效
发明人：汲世安;沈学聪;李芷岩;李云汉 -专利权人：台湾积体电路制造股份有限公司
申请日： 2010-11-01 - 公布日： 2011-10-12 - 主分类号： H03K3/012 文献下载
摘要：主从保持触发器包括：主锁存器，用于锁存输入数据信号并基于输入时钟信号输出锁存的主锁存器数据信号；从锁存器，与主锁存器的输出端相连，并用于基于输入时钟信号输出锁存的从锁存器数据信号；以及保持锁存器，嵌入主锁存器和从锁存器之一中
保持触发器

[发明专利]增加锁存器提高OLED面板伽马电压稳定时间的方法-CN202010255959.5有效
发明人：李咏柱;翁文发 -专利权人：广东晟合微电子有限公司
申请日： 2020-04-02 - 公布日： 2021-07-06 - 主分类号： G09G3/3225 文献下载
摘要：本发明涉及一种增加锁存器提高OLED面板伽马电压稳定时间的方法，所述OLED面板的驱动芯片包括锁存器、伽马电压块、解码器和通道放大器，特别的，所述锁存器包括PCLK锁存器、SLATCH锁存器和TLATCH锁存器，所述TLATCH锁存器在SLATCH锁存器当前激活到SLATCH锁存器下一次激活的范围内激活，所述TLATCH锁存器激活后使得伽马电压块和通道放大器正常工作。PCLK锁存器为第一层锁存器，SLATCH锁存器为第二层锁存器，TLATCH锁存器为第三层锁存器。本发明增加了TLATCH锁存器，伽玛稳定时间和通道放大器的设置时间均能得到有效的加长。
增加锁存器提高 oled 面板电压稳定时间方法

[发明专利]用于高运算速度的累加器-CN202210836192.4在审
发明人：李性柱 -专利权人：爱思开海力士有限公司
申请日： 2022-07-15 - 公布日： 2023-06-06 - 主分类号： G06F7/501 文献下载
摘要：一种累加器包括：输入锁存电路，第一输入锁存器，其能够锁存和输出输入数据；第二输入锁存器，其能够锁存和输出奇数锁存数据；以及第三输入锁存器，其能够锁存和输出偶数锁存数据。累加器还包括累加电路，其被配置为将输入数据和从输入锁存电路输出的奇数锁存数据相加以输出奇数累加数据，并且被配置为将输入数据和偶数锁存数据相加以输出偶数累加数据。累加器还包括输出锁存电路，输出锁存电路包括能够锁存从累加电路输出的奇数累加数据并输出奇数锁存数据的第一输出锁存器，并且输出锁存电路包括能够锁存从累加电路输出的偶数累加数据并输出偶数锁存数据的第二输出锁存器
用于运算速度累加器

[发明专利]反馈锁存器电路-CN201680033403.3有效
发明人：叶棋;段政宇;S·J·迪兰;A·达塔 -专利权人：高通股份有限公司
申请日： 2016-03-31 - 公布日： 2018-12-04 - 主分类号： G06F1/04 文献下载
摘要：一种MOS器件包括第一锁存器，第一锁存器被配置有一个锁存器反馈F并且被配置为接收锁存器输入I和锁存器时钟C。第一锁存器被配置为输出Q，其中输出Q是CF、IF和的函数，并且锁存器反馈F是输出Q的函数。第一锁存器可以包括串联堆叠的第一晶体管集合，其中第一晶体管集合包括至少五个晶体管。该MOS器件可以进一步包括耦合到第一锁存器的第二锁存器。第二锁存器可以被配置为在扫描模式中作为锁存器并且在功能模式中作为脉冲锁存器。在扫描模式期间，第一锁存器可以操作为主锁存器并且第二锁存器可以操作为从锁存器。
反馈锁存器电路

[发明专利]触发器电路-CN201510352984.4有效
发明人：刘祈麟;谢尚志;鲁立忠;吴长余 -专利权人：台湾积体电路制造股份有限公司
申请日： 2015-06-24 - 公布日： 2019-03-22 - 主分类号： H03K3/012 文献下载
摘要：一种触发器电路，包括第一锁存器、第二锁存器和触发级。第一锁存器被配置为基于第一锁存器输入信号和时钟信号设置第一锁存器输出信号。第二锁存器被配置为基于第二锁存器输入信号和时钟信号设置第二锁存器输出信号。触发级被配置为基于第一锁存器输出信号生成第二锁存器输入信号。触发级被配置为基于第一锁存器输出信号和第二锁存器输出信号使第二锁存器输入信号具有不同的电压摆幅。
触发器电路

[实用新型]一种数字信号输出模块-CN201922447003.0有效
发明人：单文盛;王晟磊 -专利权人：湖南师范大学
申请日： 2019-12-30 - 公布日： 2020-07-10 - 主分类号： H03K19/018 文献下载
摘要：本申请涉及信号传输领域，尤其涉及一种数字信号输出模块，包括输入接口、第一锁存器、第二锁存器、第三锁存器、第四锁存器、输出接口、电源输入部分以及32组光耦单元，第一锁存器、第二锁存器、第三锁存器以及第四锁存器的输入端连接在输入接口上，第一锁存器、第二锁存器、第三锁存器以及第四锁存器的输入端连接在输入接口上，第一锁存器、第二锁存器、第三锁存器以及第四锁存器的输出端分别与8组光耦单元连接，32组光耦单元的输出端分别与输出接口连接，电源输入部分用于供电本申请采用锁存器配合光耦以及三极管的电路设计方式，可最大程度上减小传输中电压波动，降低传输错误的产生。
一种数字信号输出模块

[发明专利]显示驱动装置和驱动显示系统的方法-CN202211480894.X在审
发明人：郑炳浩;金星河 -专利权人： LX半导体科技有限公司
申请日： 2022-11-24 - 公布日： 2023-07-07 - 主分类号： G09G3/20 文献下载
摘要：根据本公开的显示驱动装置能够在图像数据改变时针对每种颜色在不同时间改变图像数据，所述显示驱动装置包括：由采样锁存器组成的第一阵列，采样锁存器被配置为锁存每个通道的n位图像数据；由保持锁存器组成的第二阵列，保持锁存器被配置为在针对每个锁存器组确定的锁存定时锁存被锁存在所述采样锁存器中的图像数据；信号生成电路，其被配置为生成锁存使能信号，该锁存使能信号使得所述保持锁存器在针对每个锁存器组确定的锁存定时执行锁存操作；以及包括电平移位器的第三阵列，电平移位器被配置为移位从所述保持锁存器输出的图像数据的电压电平。
显示驱动装置系统方法

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