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[发明专利]数据传输电路、方法及存储装置-CN202210344138.8在审
发明人：高恩鹏 -专利权人：长鑫存储技术有限公司
申请日： 2022-04-02 - 公布日： 2023-10-24 - 主分类号： G11C11/34 文献下载
摘要：本公开实施例涉及一种数据传输电路、方法及存储装置，其中，数据传输电路包括模式寄存器数据处理模块、外部数据传输模块及设置于存储阵列内的内部数据传输模块；模式寄存器数据处理模块用于响应写使能命令向模式寄存器中预留模式寄存器写入初始数据；外部数据传输模块与预留模式寄存器及内部数据传输模块均电连接，用于响应使能信号，并根据初始数据按照预设编码规则经由内部数据传输模块向存储阵列写入目标数据；目标数据的字节位数大于初始数据的字节位数。本实施例在确保半导体存储装置的存储容量的前提下，提高半导体存储装置的存储性能并降低其数据传输能耗。
数据传输电路方法存储装置

[发明专利]半导体存储器及其制造方法-CN201910160715.6有效
发明人：山本直树;广津佑 -专利权人：铠侠股份有限公司
申请日： 2019-03-04 - 公布日： 2023-10-20 - 主分类号： G11C11/34 文献下载
摘要：本申请涉及一种半导体存储器及其制造方法。实施方式的半导体存储器包含第1区域及第2区域、分别包含第1及第2区域各自的一部分的活动区域及非活动区域、第1及第2层叠体、第1支柱、以及第1及第2接点。第1层叠体在活动区域包含交替层叠的第1绝缘体及第1导电体。第1支柱在第1区域内包含第1层叠体。第1接点在第2区域内设置于第1配线层内的第1导电体上。第2层叠体在非活动区域包含交替层叠的第2绝缘体及第2导电体。第2接点在第2区域内分别与第1配线层内的第2导电体、及不同于第1配线层的第2配线层内的第2导电体相接。
半导体存储器及其制造方法

[发明专利]具有垂直结构的非易失性存储装置及包括其的存储系统-CN201811415432.3有效
发明人：任琫淳;金真怜;沈相元;朴一汉 -专利权人：三星电子株式会社
申请日： 2018-11-26 - 公布日： 2023-10-20 - 主分类号： G11C11/34 文献下载
摘要：一种非易失性存储装置，包括：第一半导体层，其包括字线、位线、彼此相邻的第一上基板和第二上基板、以及存储单元阵列，其中存储单元阵列包括在第一上基板上的第一垂直结构和在第二上基板上的第二垂直结构；以及在第一半导体层下方的第二半导体层，其中第二半导体层包括下基板，该下基板包括行解码器电路和页缓冲器电路，其中第一垂直结构包括第一通路区域，第一通孔通路提供在第一通路区域中，其中第一通孔通路穿过第一垂直结构并连接第一位线和第一页缓冲器电路，并且第二垂直结构包括第一部分块，其中第一部分块重叠第一通路区域。
具有垂直结构非易失性存储装置包括存储系统

[发明专利]半导体存储装置-CN201811553480.9有效
发明人：伊达浩己 -专利权人：铠侠股份有限公司
申请日： 2018-12-19 - 公布日： 2023-10-20 - 主分类号： G11C11/34 文献下载
摘要：实施方式提供一种能够较佳地控制的半导体存储装置。实施方式的半导体存储装置具备：基板；半导体柱；第1配线及第2配线，与半导体柱对向；第1绝缘膜，设置在半导体柱与第1配线之间；第2绝缘膜，设置在半导体柱与第2配线之间；以及控制电路，电连接在第1配线及第2配线。在写入动作的第1时序中第1配线的电压升高，在其后的第2时序中第1配线的电压降低，在其后的第3时序中第2配线的电压升高，在该第3时序或其后的第4时序中第1配线的电压升高，在其后的第5时序中第2配线的电压降低，在其后的第6时序中第1配线的电压降低。
半导体存储装置

[发明专利]半导体存储装置-CN201910115448.0有效
发明人：永岛贤史 -专利权人：铠侠股份有限公司
申请日： 2019-02-14 - 公布日： 2023-10-10 - 主分类号： G11C11/34 文献下载
摘要：一种半导体存储装置。具备包含在第1方向层叠的多个第1或第2导电层且在第2方向相邻的第1及第2层叠体、在上述层叠体间配设于第3方向并具备与多个第1、第2导电层相对的第1及第2半导体层及设置于它们间的第1绝缘层的多个半导体部、及设置于在第3方向相邻的半导体部间的第2绝缘层。第1绝缘层的第2方向的宽度在第1方向的第1及第2位置处为极大。设与第1方向交叉且第1绝缘层的第2方向的宽度在第1及第2位置间最小的截面为第1截面、设第1截面中从第2绝缘层的几何学重心至第1或第2层叠体的最短距离为D1、设与第1方向交叉且第1绝缘层的第2方向的宽度最大的截面为第2截面、设第2截面中第1及第2层叠体的与预定半导体部的相对面间的距离为D2，2D1＞D2成立。
半导体存储装置

[实用新型]存储器装置及存储器电路装置-CN202223316279.3有效
发明人：辛达誉 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-12-09 - 公布日： 2023-09-19 - 主分类号： G11C11/34 文献下载
摘要：本实用新型提供一种存储器装置。存储器装置包括一或多个存储器单元、管线、第一脉冲产生器以及第二脉冲产生器。管线耦合至所述一或多个存储器单元。第一脉冲产生器耦合至一或多个存储器单元。第一脉冲产生器用于基于第一延迟频率信号而产生存储器频率信号以对一或多个存储器单元进行控制。第一延迟频率信号相对于频率信号而延迟。第二脉冲产生器用于基于第二延迟频率信号及存储器频率信号而产生管线频率信号以自一或多个存储器单元经由管线而提供数据。第二延迟频率信号相对于频率信号而延迟。
存储器装置电路

[发明专利]混合堆叠写驱动器-CN201810755948.6有效
发明人： A·桑卡尔;凡卡崔汉文·宾维杰亚拉梵 -专利权人：马维尔亚洲私人有限公司
申请日： 2018-07-11 - 公布日： 2023-06-20 - 主分类号： G11C11/34 文献下载
摘要：本发明涉及混合堆叠写驱动器，其中，一种电路包括具有存储器单元及位线的存储器阵列。写驱动器通过列选择晶体管与该位线连接。写辅助电路与该写驱动器连接。该写辅助电路包括共同升压节点、负升压晶体管、以及保持晶体管。该负升压晶体管自该数字线连接至该共同升压节点。在针对该存储器阵列的选定单元的写操作期间，该负升压晶体管将该存储器阵列的该选定单元的该位线选择性拉至地。该写辅助电路可包括自第一数字线连接至该共同升压节点的第一负升压晶体管，自第二数字线连接至该共同升压节点的第二负升压晶体管，以及自该共同升压节点连接至地的保持晶体管。
混合堆叠驱动器

[发明专利]半导体器件-CN201711239759.5有效
发明人：田中信二;薮内诚 -专利权人：瑞萨电子株式会社
申请日： 2017-11-30 - 公布日： 2023-06-06 - 主分类号： G11C11/34 文献下载
摘要：本发明提供一种半导体器件，其能够降低因布线的寄生电阻或者寄生电容的影响而使信号波形变钝的现象。半导体器件具有向由驱动信号驱动的布线的远端部分供给升压电压的供给电路。所述供给电路具有：反相器电路，该反相器电路的输入与所述布线耦合；以及开关元件，其由所述反相器电路的输出信号控制。所述开关元件使所述升压电压与所述布线的远端部分连接。
半导体器件

[发明专利]存储器装置、具有存储器装置的存储器系统及其操作方法-CN202210833371.2在审
发明人：郑在祐;金用勳;崔宰珉;成侑昶;兪昌植 -专利权人：三星电子株式会社
申请日： 2022-07-14 - 公布日： 2023-04-07 - 主分类号： G11C11/34 文献下载
摘要：提供了存储器装置、具有存储器装置的存储器系统及其操作方法。所述存储器装置包括：第一排，具有第一存储器存储体和第一四偏移调整电路；和第二排，具有第二存储器存储体和第二四偏移调整电路，其中，第一四偏移调整电路和第二四偏移调整电路中的每个被配置为：通过第一通道接收4相位时钟；检测4相位时钟的内部四偏移；根据检测的四偏移来校正4相位时钟的偏移；和通过第二通道输出与检测的四通道偏移对应的模式寄存器信息。
存储器装置具有系统及其操作方法

[发明专利]存储器设备-CN202211022435.7在审
发明人：洪昇基;李承俊 -专利权人：三星电子株式会社
申请日： 2022-08-25 - 公布日： 2023-04-07 - 主分类号： G11C11/34 文献下载
摘要：一种存储器设备包括存储器单元阵列、行选择电路、刷新控制器和存储器控制逻辑。所述存储器单元阵列包括以行和列布置的存储器单元。所述行选择电路连接到所述行。所述刷新控制器控制所述行选择电路以将刷新操作电压施加到一个或多个行。所述存储器控制逻辑对从存储器控制器接收的命令进行解码并且输出刷新命令和外部刷新地址信息。所述刷新控制器基于从所述存储器控制器输出的所述刷新命令并基于所述内部刷新操作的第一行锤击行地址是否与所述外部刷新操作的第二行锤击行地址相同来控制所述行选择电路执行外部刷新操作和内部刷新操作中的一者。
存储器设备

[发明专利]半导体存储器件及其编程方法-CN201810890454.9有效
发明人：金南勋;李珉圭 -专利权人：爱思开海力士有限公司
申请日： 2014-02-18 - 公布日： 2023-03-17 - 主分类号： G11C11/34 文献下载
摘要：一种半导体存储器件的编程方法包括以下步骤：在第n编程循环中，将第一编程脉冲施加至第一存储器单元组、将第二编程脉冲施加至第二存储器单元组、以及判断第一存储器单元组中的第一快单元和第一慢单元；以及在第n+1编程循环中，将第一编程脉冲增加了步进电压的第三编程脉冲施加至第一存储器单元组中的第一快单元，以及将第二编程脉冲增加了步进电压的第四编程脉冲施加至第一存储器单元组中的第一慢单元和第二存储器单元组。
半导体存储器件及其编程方法

[发明专利]一种存储器、计算设备以及数据存储方法-CN202211296450.0在审
发明人：马砚青 -专利权人：超聚变数字技术有限公司
申请日： 2022-10-21 - 公布日： 2023-02-03 - 主分类号： G11C11/34 文献下载
摘要：本申请关于一种存储器、计算设备以及数据存储方法，涉及存储技术领域，存储器包括第一存储介质、第二存储介质、数据转换器件及通信接口，第一存储介质的读写速率大于第二存储介质的读写速率，通信接口用于接收数据存储指令，数据存储指令用于指示存储第一数据，数据存储指令包括第一数据的数据标识，数据标识用于表征第一数据为热数据或冷数据；数据转换器件用于在第一数据为热数据的情况下，将第一数据存储在第一存储介质中。由于第一存储介质的读写速率大于第二存储介质的读写速率，因此，本申请提供的方法通过将热数据存储在第一存储介质中，能够实现数据的快速存储，进而满足计算设备快速读写数据的需求。
一种存储器计算设备以及数据存储方法

[发明专利]用于NAND闪速存储器的方法和装置-CN201980089449.0有效
发明人：许富菖 -专利权人： NEO半导体公司
申请日： 2019-11-18 - 公布日： 2023-01-24 - 主分类号： G11C11/34 文献下载
摘要：公开了用于NAND闪速存储器的方法和装置。在实施例中，提供了一种用于对NAND闪速存储器进行编程的方法，包括：在字线上设置编程条件，以设置与多个位线相关联的多个存储单元的编程；以及顺序地启用位线选择栅极，以将数据从页缓冲器加载到存储器的多个位线。在各个位线加载有所选数据之后，停用相关联的位线选择栅极，使得使用位线电容将所选数据维持在位线上。该方法还包括：在所有位线被加载有数据之后等待编程间隔完成，以对与多个位线相关联的多个存储单元进行编程。所述多个存储单元的至少一部分是同时编程的。
用于 nand 存储器方法装置

[发明专利]非易失性存储器设备的低待机功率与快速开启-CN201910069760.0有效
发明人：克里斯堤涅·松特;维贾伊·拉加万;I·C·格莱汀娜里;加里·彼得·莫斯卡鲁克;罗杰·J·贝特曼;维尼特·阿格拉瓦;塞缪尔·莱什纳 -专利权人：经度快闪存储解决方案有限责任公司
申请日： 2016-08-19 - 公布日： 2023-01-20 - 主分类号： G11C11/34 文献下载
摘要：本申请涉及用于驱动非易失性存储器系统的方法。待机检测电路检测非易失性存储器系统是否处于待机状态。响应于确定非易失性存储器系统处于待机状态，偏置控制电路减小提供给处于待机模式的非易失性存储器系统的驱动器的偏置电流。在已经减小偏置电流之后在待机模式下操作所述非易失性存储器系统，其中，维持指示所述待机模式的输出信号直到检测到读指令。
非易失性存储器设备待机功率快速开启

[发明专利]一种基于FPGA的DDR连续存储电路及其实现方法-CN202211249228.5在审
发明人：万权 -专利权人：成都维德青云电子有限公司;上海安路信息科技股份有限公司
申请日： 2022-10-12 - 公布日： 2023-01-06 - 主分类号： G11C11/34 文献下载
摘要：本申请涉及集成电路领域，公开了一种基于FPGA的DDR连续存储电路及其实现方法，即使内存控制器在处理高速数据的过程中产生了中断信号，也可以实现数据连续写入功能并且不丢失数据。该电路包括采样缓存模块、数据切换模块、第一寄存器、第二寄存器、数据处理模块、地址切换模块和内存控制器。内存控制器发出中断信号时：地址切换模块控制采样缓存模块输出数据到数据切换模块，数据切换模块停止发送数据，并将收到的数据分别依次存储至第一寄存器和第二寄存器，数据处理模块停止转发数据。中断结束后，数据处理模块读取第一和第二寄存器中存储的数据并传输至内存控制器后继续向内存控制器转发数据处理模块输出的数据；内存控制器通过DDR物理层接口将收到的数据写入DDR存储器。
一种基于 fpga ddr 连续存储电路及其实现方法

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