[发明专利]用于集成电路时序设计中的自动修正系统及方法在审
| 申请号： | 202111200179.1 | 申请日： | 2021-10-14 |
| 公开（公告）号： | CN113850041A | 公开（公告）日： | 2021-12-28 |
| 发明（设计）人： | 吴宇龙;姜晓伟;程晓;杨露;张伟哲 | 申请（专利权）人： | 上海亿家芯集成电路设计有限公司 |
| 主分类号： | G06F30/3312 | 分类号： | G06F30/3312 |
| 代理公司： | 南京普睿益思知识产权代理事务所(普通合伙) 32475 | 代理人： | 李杰 |
| 地址： | 200000 上海市浦东新区中国(上*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明涉及半导体芯片技术领域，具体涉及一种用于集成电路时序设计中的自动修正系统及方法，本发明将数据模块中的违约端口全称和裕量分类到端口最大负载违约模块和端口信号转换时间违约模块，将端口信号转换时间违约端口违约信息送入data path端口信号转换时间违约模块或clock path端口信号转换时间违约模块，遍历修正模块分别遍历端口违约模块并转换违约信息，违约信息经过增加驱动模块和插入缓冲器模块的修正，输出到修正结果模块。本发明可以快速修复最大负载以及端口信号转换时间违约，并提供详细数据、物理位置等信息进行精确修复，加速逻辑约束的收敛，减少人为操作，提高了数字物理设计的精确性与效率。 | ||
| 搜索关键词： | 用于 集成电路 时序 设计 中的 自动 修正 系统 方法 | ||
【主权项】：
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- 本发明提供了一种对加法器进行时序分析的方法及装置，通过将有加法器属性的逻辑单元Cell都单独提取出来重新封装成加法器箱子，从而使加法器逻辑单元独立出来，并且发现，加法器在时序分析时，其时序计算只与信号所输入的端口以及输出端口有关，因此预先计算出每个输入端口到各输出端口的延时并保存，在以后的时序分析中，对于加法器，只需要提取保存的时序延时即可，由于在一个FPGA中，有很多的加法器，通过本发明的方法，可以节省大量的延时计算时间，提高了时序分析的速度。
- 一种时序预警电路系统、方法以及数字集成电路-202211358746.0
- 田勇;杨益轩;王琛;黄杨程;宋振宇 - 广州鸿博微电子技术有限公司
- 2022-11-01 - 2023-06-13 - G06F30/3312
- 本申请实施例公开了一种时序预警电路系统，该系统包括算法初始存储模块、算法计算模块以及算法结果比较模块；该算法初始存储模块用于，接收并保存控制电路传送的算法初始化数据发送至算法计算模块；该算法计算模块用于，对所选择的算法计算电路进行使能以及初始化，利用算法计算电路以及对应的计算数据进行运算得到计算结果，并将计算结果发送至算法结果比较模块；该算法结果比较模块用于，将接收到的计算结果与算法选择数据对应的标准结果数据进行比较，并输出预警信号至控制电路；实现了对数字集成电路时序的监测，并在数字集成电路的时序异常时输出预警信号以使数字集成电路的控制电路可以进行相关的调整来保证电路可靠性及降低芯片整体功耗。
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