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[发明专利]一种基于分离卷积神经网络的语音唤醒方法及系统-CN202011141291.8有效
发明人：付冠宇;詹毅;乔树山;尚德龙;周玉梅;李郡 -专利权人：中科南京智能技术研究院
申请日： 2020-10-22 - 公布日： 2023-10-27 - 主分类号： G10L15/22 文献下载
摘要：本发明涉及一种基于分离卷积神经网络的语音唤醒方法及系统，在模型优化过程中对模型的权重以及激活值进行了二值化，把矩阵乘法代替为异或非操作，节省了大量的加法以及乘法计算，降低了运算量和运算时间减少数据存储空间；并在反向传播中对梯度进行了低位宽量化同样减少了数据的存储空间，并可以类似的在反向传播中减少由于梯度与权重的矩阵乘法引起的乘加运算，减少由于量化引起的精度损失。
一种基于分离卷积神经网络语音唤醒方法系统

[发明专利]一种低复杂度的近阈值异或单元-CN202010235147.4有效
发明人： 乔树山;袁甲;胡晓宇;于增辉;凌康 -专利权人：北京中科芯蕊科技有限公司
申请日： 2020-03-30 - 公布日： 2023-10-24 - 主分类号： H03K19/21 文献下载
摘要：本发明涉及一种低复杂度的近阈值异或单元，包括：同或逻辑电路和输出反相器电路，其中电路结构仅采用7个晶体管，不仅结构简单，而且在近阈值状态下具有很好的功能稳定性。
一种复杂度阈值单元

[实用新型]一种非对称延迟控制电路、异步电路及异步电机控制装置-CN202223415726.0有效
发明人：尚德龙;唐溪琴;王靖宇;代悦;乔树山;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-12-20 - 公布日： 2023-10-20 - 主分类号： H02P25/16 文献下载
摘要：本实用新型公开了一种非对称延迟控制电路、异步电路及异步电机控制装置，涉及电子电路技术领域，所述控制电路包括：输入线路、输出线路及公共延迟模块，所述公共延迟模块分别连接所述输入线路和输出线路，所述公共延迟模块用于延迟所述输入线路的电信号传输至所述输出线路；上升延迟模块，所述上升延迟模块分别连接所述输入线路和公共延迟模块，所述上升延迟模块用于延迟所述输入线路输入的上升沿电信号传输至所述公共延迟模块，所述公共延迟模块将所述上升沿电信号延迟传输至所述输出线路。本申请可以减少信号复位带来的延迟消耗，从而提升电路性能。
一种对称延迟控制电路异步电路异步电机控制装置

[发明专利]支持不同计算模式的单比特脉动阵列结构-CN202310750524.1在审
发明人： 乔树山;张默寒;游恒;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2023-06-25 - 公布日： 2023-09-29 - 主分类号： G06F7/57 文献下载
摘要：本发明公开一种支持不同计算模式的单比特脉动阵列结构，包括选择电路和呈阵列排布的多个脉动阵列单元。每个脉动阵列单元由一个输入寄存器，一个权重寄存器，三个非门，三个三输入与门，一个三输入或门，一个累加器和一个部分和寄存器组成，所述选择电路与脉动阵列结构中最后一行脉动阵列单元的累加器连接。本发明使用逻辑门对单比特的计算进行了处理，使用计算模式选择信号实现不同的计算方案，从而提高了脉动阵列对于不同计算模式的适应性。
支持不同计算模式比特脉动阵列结构

[发明专利]一种多比特全数字存内计算电路、方法及存储器-CN202310429672.3在审
发明人： 乔树山;曹景楠;游恒;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2023-04-20 - 公布日： 2023-09-15 - 主分类号： G06G7/16 文献下载
摘要：本发明公开了一种多比特全数字存内计算电路、方法及存储器，涉及人工智能技术领域，存内计算电路包括移位加法模块、至少两个存储模块以及至少两个乘法电路，至少两个存储模块包括第一存储模块，至少两个乘法电路包括第一乘法电路，第一乘法电路包括：第一与门，第一与门的第一输入端用于接收待计算的二进制数字信号的单个电平信号，第一与门的第二输入端与第一存储模块的输出端连接；第一开关，第一开关的输入端与第一与门的输出端连接，第一开关的输出端与移位加法模块的第一输入端连接，移位加法模块的输出端输出乘累加结果。本申请相较于传统的模拟域的存内计算结构和冯诺依曼结构，提高了计算精度和计算速度。
一种比特数字计算电路方法存储器

[发明专利]支持四种单比特计算模式的脉动阵列结构及计算模式控制方法-CN202310682579.3在审
发明人： 乔树山;张默寒;游恒;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2023-06-09 - 公布日： 2023-09-12 - 主分类号： G06N3/0442 文献下载
摘要：本发明公开了支持四种单比特计算模式的脉动阵列结构及计算模式控制方法，属于脉动阵列结构技术领域，在原有脉动阵列的基础上进行了改进，使用不同逻辑门的组合，对单比特计算进行了处理，通过第一计算模式选择信号和第二计算模式选择信号的控制，实现不同的计算模式的控制，使脉动阵列可以更好的支持异或、同或、与和与非四种不同类型的单比特计算模式，从而提高了脉动阵列对于不同计算模式的适用性。
支持四种单比特计算模式脉动阵列结构控制方法

[发明专利]一种精度可配置的多比特全数字存内计算单元-CN202310674248.5在审
发明人： 乔树山;曹景楠;游恒;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2023-06-08 - 公布日： 2023-09-05 - 主分类号： G06F7/501 文献下载
摘要：本发明公开了一种精度可配置的多比特全数字存内计算单元，其特征在于，包括至少一个存内计算单元，每个存内计算单元包括：4行、2列的SRAM存储单元，每一行为一级存储单元；每个SRAM存储单元连接一个精度控制模块；每行中的两个SRAM存储单元连接一个串行进位加法器，所述串行进位加法器的输入为精度控制模块的输出；第一级至第三级的串行进位加法器连接上级的串行进位加法器；串行进位加法器每一级的进位输出与下一级的进位输入相连。本发明的多比特全数字存内计算单元数字域的存内计算结构输出结果值都为准确值，不会存在中间电压结果的情况。
一种精度配置比特数字计算单元

[发明专利]一种低功耗脉动阵列电路、芯片及电路控制方法-CN202310758764.6在审
发明人： 乔树山;张默寒;游恒;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2023-06-26 - 公布日： 2023-09-05 - 主分类号： G06F7/52 文献下载
摘要：本发明公开了一种低功耗脉动阵列电路、芯片及电路控制方法，涉及集成电路技术领域，阵列计算电路，阵列计算电路用于计算矩阵脉动阵列；计算时钟电路，计算时钟电路的第一输入端接收系统时钟信号，当开始计算时，输入计算启动信号，计算时钟电路的第二输入端接收计算启动信号，计算时钟电路的输出端输出计算时钟信号至阵列计算电路，阵列计算电路工作。本申请增加了计算时钟电路，当开始计算时，输入计算启动信号至计算时钟电路，计算时钟电路工作，阵列计算电路工作；不计算时，停止输入计算启动信号，计算时钟电路停止工作，阵列计算电路也停止工作，降低了脉动阵列电路的功耗。
一种功耗脉动阵列电路芯片控制方法

[发明专利]适用于权重复用神经网络的脉动阵列单元及脉动阵列结构-CN202310763703.9在审
发明人： 乔树山;张默寒;游恒;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2023-06-27 - 公布日： 2023-09-05 - 主分类号： G06N3/063 文献下载
摘要：本发明公开了一种适用于权重复用神经网络的脉动阵列单元及脉动阵列结构，所述脉动阵列单元包括：权重寄存器，第一输入寄存器，第二输入寄存器，第一部分和寄存器，第二部分和寄存器，第一乘法器，第二乘法器，第一累加器，第二累加器；通过上述结构组合，使本发明的脉动阵列单元能够同时输入两组输入数据与同一权重数据进行乘累加计算，比起常规脉动矩阵的单组数据计算的方式，以本发明的脉动阵列单元为基础构建的脉动矩阵更加适用于处理权重复用度高的神经网络的矩阵运算，且由于每个周期能够同时计算两组乘加运算，从而提高了权重复用度高的神经网络(例如卷积神经网络)的计算速度。
适用于权重神经网络脉动阵列单元结构

[发明专利]一种基于7T分裂式字线的多比特全数字存内计算单元-CN202310535080.X在审
发明人： 乔树山;曹景楠;游恒;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2023-05-12 - 公布日： 2023-09-05 - 主分类号： G11C11/413 文献下载
摘要：本发明公开了一种基于7T分裂式字线的多比特全数字存内计算单元，属于存内计算领域。该单元中每个SRAM单元包括两个反相器和三个N型晶体管，两个反相器交叉耦合，三个N型晶体管与两个反相器相连且分别连接在位线BL、位线BLB上以及从Q端连接在位线RBL上，连接在位线BL和位线BLB上的两个N型晶体管的栅极分别通过WL和SP/SN相与进行控制，从Q端连接在位线RBL上的N型晶体管通过SP、SN或非后和WL相与进行控制；与门阵列包括多个与门，多个与门的输入一端为IN信号，输入另一端连接位线RBL或位线BL或位线BLB；加法电路的输入和与门阵列的输出相连。本发明提高了计算吞吐率。
一种基于分裂式字线比特数字计算单元

[发明专利]一种存内计算电路及控制方法-CN202310685823.1在审
发明人： 乔树山;曹景楠;游恒;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2023-06-09 - 公布日： 2023-09-05 - 主分类号： G06F15/78 文献下载
摘要：本申请公开一种存内计算电路及控制方法，涉及存内计算技术领域，其中，存内计算电路包括：存储阵列，所述存储阵列包括多个存储单元；传输门阵列，所述传输门阵列包括多个传输门单元，所述传输门单元与所述存储单元一对一电连接；多个乘法器，每个所述乘法器与一行所述传输门单元电连接，或，每个所述乘法器与一列所述传输门单元电连接；所述传输门单元用于基于筛选信号控制所述存储单元向所述乘法器输出存储数据。可以解决现有数字域存算电路中运算器件数量多，占用电路面积大的问题。
一种计算电路控制方法

[发明专利]一种基于动态逻辑乘法的单比特全数字存内计算单元-CN202310662686.X在审
发明人： 乔树山;曹景楠;游恒;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2023-06-06 - 公布日： 2023-08-15 - 主分类号： G06F7/523 文献下载
摘要：本发明公开了一种基于动态逻辑乘法的单比特全数字存内计算单元，包括输入驱动模块、SRAM阵列、触发器阵列、加法器；输入驱动模块的每个输出端分别连接至SRAM阵列中每行SRAM存储单元的输入端，用于提供输入激励信号；每行SRAM存储单元用于存储权重信息；触发器阵列中每行触发器的输入端分别连接至每行SRAM存储单元的输出端，用于寄存输出结果并进行同步操作；加法器的每个输入端分别连接至每行触发器的输出端，用于对同步操作后的输出结果进行累加操作；本发明相对于模拟域的存内计算，数字域的存内计算结构输出结果都为准确值且受到的噪声源干扰较小；采用的动态逻辑相对于传统的与门乘法器减少了晶体管的使用数量，减小了面积消耗。
一种基于动态逻辑乘法比特数字计算单元

[发明专利]一种双-6T SRAM结构的存内计算装置-CN202010748938.7有效
发明人： 乔树山;陶皓;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2020-07-30 - 公布日： 2023-08-11 - 主分类号： G11C11/41 文献下载
摘要：本发明涉及一种双‑6T SRAM结构的存内计算装置。该装置包括：奇偶双通道阵列、T6T SRAM单元阵列、全局‑局部参考电压产生模块、两位补码处理模块和输出组合器，奇偶双通道阵列用于将输入数据分别利用奇数通道和偶数通道输入至T6T SRAM单元阵列，T6T SRAM单元阵列用于将输入数据进行存储和计算；T6T SRAM单元阵列与全局‑局部参考电压产生模块连接，全局‑局部参考电压产生模块与两位补码处理模块连接，两位补码处理模块用于将T6T SRAM单元阵列计算后的数据进行补码操作，输出组合器和两位补码处理模块连接，输出组合器用于将补码操作后的数据进行累加结合，得到最终的输出数据。本发明能够减少中间数据的产生，降低功耗。
一种 sram 结构计算装置

[发明专利]一种存内乘累加计算电路、方法及存储器-CN202310398335.2在审
发明人： 乔树山;曹景楠;游恒;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2023-04-14 - 公布日： 2023-08-08 - 主分类号： G06F15/78 文献下载
摘要：本发明公开了一种存内乘累加计算电路、方法及存储器，涉及人工智能技术领域，计算电路包括：存储模块，用于存储权重数据；乘法模块，用于接收权重数据以及二进制数字信号，乘法模块根据权重数据与第一二进制数字信号计算出第一乘结果，乘法模块根据权重数据与第二二进制数字信号计算出第二乘结果；移位加法器，用于接收第一乘结果，移位加法器将第一乘结果与初始移位结果累加后输出第一累加结果，移位加法器将第一累加结果左移位后得到第一移位结果，移位加法器接收第二乘结果，并将第二乘结果与第一移位结果累加后输出第二累加结果。本申请解决了传统存内计算方法不稳定的问题，以及内存内乘累加计算电路的设计，增加了数据处理的速度。
一种存内乘累加计算电路方法存储器

[发明专利]一种基于伯斯乘法的多比特有符号全数字存内计算装置-CN202310407340.5在审
发明人： 乔树山;曹景楠;游恒;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2023-04-17 - 公布日： 2023-08-04 - 主分类号： G06F7/544 文献下载
摘要：本发明公开了一种基于伯斯乘法的多比特有符号全数字存内计算装置，包括：从上到下排布的四个基本SRAM单元，用于存储权重；伯斯乘法器包括两个伯斯乘法结构，分别为第一伯斯乘法结构和第二伯斯乘法结构；加法器结构，分别连接第一伯斯乘法结构和第二伯斯乘法结构，通过伯斯乘法器和加法器结构结合处理一个4bit有符号权重和一个4bit有符号输入激励的乘法过程，运算后得到一个7bit的有符号乘法结果，并以补码的形式作为输出结果，可以在一个时钟周期内就计算出两个4bit有符号数的乘法结果，能够显著提升运算效率。
一种基于乘法特有符号数字计算装置

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