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[发明专利]一种基于分离卷积神经网络的语音唤醒方法及系统-CN202011141291.8有效
发明人：付冠宇;詹毅;乔树山;尚德龙;周玉梅;李郡 -专利权人：中科南京智能技术研究院
申请日： 2020-10-22 - 公布日： 2023-10-27 - 主分类号： G10L15/22 文献下载
摘要：本发明涉及一种基于分离卷积神经网络的语音唤醒方法及系统，在模型优化过程中对模型的权重以及激活值进行了二值化，把矩阵乘法代替为异或非操作，节省了大量的加法以及乘法计算，降低了运算量和运算时间减少数据存储空间；并在反向传播中对梯度进行了低位宽量化同样减少了数据的存储空间，并可以类似的在反向传播中减少由于梯度与权重的矩阵乘法引起的乘加运算，减少由于量化引起的精度损失。
一种基于分离卷积神经网络语音唤醒方法系统

[实用新型]一种电压比较器-CN202321270811.4有效
发明人：周玉梅;黎涛;游恒;尚德龙 -专利权人：中科南京智能技术研究院
申请日： 2023-05-24 - 公布日： 2023-10-20 - 主分类号： H03K5/22 文献下载
摘要：本实用新型公开了一种电压比较器，包括：电压比较模块，被配置为，对第一输入信号VN和第二输入信号VP进行轨到轨的输入电压比较，得到比较电压；锁存模块，被配置为，对比较电压进行锁存和输出，得到第一输出信号VON和第二输出信号VOP，以完成对第一输入信号VN和第二输入信号VP的电压比较。相比较传统的电压比较器，提升了比较精度，同时减少了感知延时。
一种电压比较

[实用新型]一种非对称延迟控制电路、异步电路及异步电机控制装置-CN202223415726.0有效
发明人： 尚德龙;唐溪琴;王靖宇;代悦;乔树山;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-12-20 - 公布日： 2023-10-20 - 主分类号： H02P25/16 文献下载
摘要：本实用新型公开了一种非对称延迟控制电路、异步电路及异步电机控制装置，涉及电子电路技术领域，所述控制电路包括：输入线路、输出线路及公共延迟模块，所述公共延迟模块分别连接所述输入线路和输出线路，所述公共延迟模块用于延迟所述输入线路的电信号传输至所述输出线路；上升延迟模块，所述上升延迟模块分别连接所述输入线路和公共延迟模块，所述上升延迟模块用于延迟所述输入线路输入的上升沿电信号传输至所述公共延迟模块，所述公共延迟模块将所述上升沿电信号延迟传输至所述输出线路。本申请可以减少信号复位带来的延迟消耗，从而提升电路性能。
一种对称延迟控制电路异步电路异步电机控制装置

[实用新型]一种齿轮加载测试装置-CN202223368955.1有效
发明人：王义向;梁润黎;李柏毅;董玉勇;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-12-15 - 公布日： 2023-10-20 - 主分类号： G01M13/021 文献下载
摘要：本实用新型公开了一种齿轮加载测试装置，包括齿轮组、用于驱动齿轮组转动的驱动机构和用于阻碍齿轮组转动的阻尼机构，驱动机构的输出轴与齿轮组的主动齿轮安装轴相接；所述齿轮组与所述阻尼机构之间设有用于传递转矩的转轴，转轴的两端分别与齿轮组的从动齿轮安装轴和阻尼机构相接，主动齿轮和从动齿轮啮合连接。本实用新型能够测试不同类型和大小的齿轮承载能力和磨损寿命，且结构简单，制造和使用成本低，负载可调，适用范围广。
一种齿轮加载测试装置

[发明专利]支持不同计算模式的单比特脉动阵列结构-CN202310750524.1在审
发明人：乔树山;张默寒;游恒;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2023-06-25 - 公布日： 2023-09-29 - 主分类号： G06F7/57 文献下载
摘要：本发明公开一种支持不同计算模式的单比特脉动阵列结构，包括选择电路和呈阵列排布的多个脉动阵列单元。每个脉动阵列单元由一个输入寄存器，一个权重寄存器，三个非门，三个三输入与门，一个三输入或门，一个累加器和一个部分和寄存器组成，所述选择电路与脉动阵列结构中最后一行脉动阵列单元的累加器连接。本发明使用逻辑门对单比特的计算进行了处理，使用计算模式选择信号实现不同的计算方案，从而提高了脉动阵列对于不同计算模式的适应性。
支持不同计算模式比特脉动阵列结构

[发明专利]一种多比特全数字存内计算电路、方法及存储器-CN202310429672.3在审
发明人：乔树山;曹景楠;游恒;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2023-04-20 - 公布日： 2023-09-15 - 主分类号： G06G7/16 文献下载
摘要：本发明公开了一种多比特全数字存内计算电路、方法及存储器，涉及人工智能技术领域，存内计算电路包括移位加法模块、至少两个存储模块以及至少两个乘法电路，至少两个存储模块包括第一存储模块，至少两个乘法电路包括第一乘法电路，第一乘法电路包括：第一与门，第一与门的第一输入端用于接收待计算的二进制数字信号的单个电平信号，第一与门的第二输入端与第一存储模块的输出端连接；第一开关，第一开关的输入端与第一与门的输出端连接，第一开关的输出端与移位加法模块的第一输入端连接，移位加法模块的输出端输出乘累加结果。本申请相较于传统的模拟域的存内计算结构和冯诺依曼结构，提高了计算精度和计算速度。
一种比特数字计算电路方法存储器

[发明专利]支持四种单比特计算模式的脉动阵列结构及计算模式控制方法-CN202310682579.3在审
发明人：乔树山;张默寒;游恒;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2023-06-09 - 公布日： 2023-09-12 - 主分类号： G06N3/0442 文献下载
摘要：本发明公开了支持四种单比特计算模式的脉动阵列结构及计算模式控制方法，属于脉动阵列结构技术领域，在原有脉动阵列的基础上进行了改进，使用不同逻辑门的组合，对单比特计算进行了处理，通过第一计算模式选择信号和第二计算模式选择信号的控制，实现不同的计算模式的控制，使脉动阵列可以更好的支持异或、同或、与和与非四种不同类型的单比特计算模式，从而提高了脉动阵列对于不同计算模式的适用性。
支持四种单比特计算模式脉动阵列结构控制方法

[发明专利]一种汽车车牌的识别方法及装置-CN202310771841.1在审
发明人：李威君;游恒;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2023-06-27 - 公布日： 2023-09-12 - 主分类号： G06V20/62 文献下载
摘要：本发明公开了汽车车牌的识别方法及装置，所述方法包括：获取待识别汽车图像；对所述待识别汽车图像进行处理，得到待识别车牌图像；将所述待识别车牌图像输入车牌字符识别网络进行识别，识别出汽车车牌字符和汽车车牌颜色；依据所述汽车车牌字符和所述汽车车牌颜色对所述汽车进行分类。
一种汽车车牌识别方法装置

[发明专利]一种应用于存内计算电路的电流时间转换器-CN202310686148.4在审
发明人：周玉梅;黎涛;游恒;尚德龙 -专利权人：中科南京智能技术研究院
申请日： 2023-06-09 - 公布日： 2023-09-08 - 主分类号： H03M1/50 文献下载
摘要：本发明公开了一种应用于存内计算电路的电流时间转换器，包括：初始化电路，用于：使数据线DL的电位被上拉至电源电压VDD、采样节点SAMPLE的电平由晶体管N0下拉至地VSS、电容C0中无电荷存在；电压采样电路，用于：使数据线DL的电平保持为电源电压VDD、使节点SAMPLE的电压为(VDD‑VTH,P0)，VTH,P0为晶体管P0的阈值电压；转换电路，用于：将节点的电位减小至由晶体管N2和P3组成的反相器的翻转电压时，使节点VO由低电平翻转为高电平，完成电流‑时间的转换；本发明结构简单，本电流‑时间转换器结构较为简单，仅由数个晶体管和电容构成，且晶体管和电容的尺寸均较小，占据的面积较小。
一种应用于计算电路电流时间转换器

[发明专利]一种精度可配置的多比特全数字存内计算单元-CN202310674248.5在审
发明人：乔树山;曹景楠;游恒;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2023-06-08 - 公布日： 2023-09-05 - 主分类号： G06F7/501 文献下载
摘要：本发明公开了一种精度可配置的多比特全数字存内计算单元，其特征在于，包括至少一个存内计算单元，每个存内计算单元包括：4行、2列的SRAM存储单元，每一行为一级存储单元；每个SRAM存储单元连接一个精度控制模块；每行中的两个SRAM存储单元连接一个串行进位加法器，所述串行进位加法器的输入为精度控制模块的输出；第一级至第三级的串行进位加法器连接上级的串行进位加法器；串行进位加法器每一级的进位输出与下一级的进位输入相连。本发明的多比特全数字存内计算单元数字域的存内计算结构输出结果值都为准确值，不会存在中间电压结果的情况。
一种精度配置比特数字计算单元

[发明专利]一种低功耗脉动阵列电路、芯片及电路控制方法-CN202310758764.6在审
发明人：乔树山;张默寒;游恒;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2023-06-26 - 公布日： 2023-09-05 - 主分类号： G06F7/52 文献下载
摘要：本发明公开了一种低功耗脉动阵列电路、芯片及电路控制方法，涉及集成电路技术领域，阵列计算电路，阵列计算电路用于计算矩阵脉动阵列；计算时钟电路，计算时钟电路的第一输入端接收系统时钟信号，当开始计算时，输入计算启动信号，计算时钟电路的第二输入端接收计算启动信号，计算时钟电路的输出端输出计算时钟信号至阵列计算电路，阵列计算电路工作。本申请增加了计算时钟电路，当开始计算时，输入计算启动信号至计算时钟电路，计算时钟电路工作，阵列计算电路工作；不计算时，停止输入计算启动信号，计算时钟电路停止工作，阵列计算电路也停止工作，降低了脉动阵列电路的功耗。
一种功耗脉动阵列电路芯片控制方法

[发明专利]适用于权重复用神经网络的脉动阵列单元及脉动阵列结构-CN202310763703.9在审
发明人：乔树山;张默寒;游恒;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2023-06-27 - 公布日： 2023-09-05 - 主分类号： G06N3/063 文献下载
摘要：本发明公开了一种适用于权重复用神经网络的脉动阵列单元及脉动阵列结构，所述脉动阵列单元包括：权重寄存器，第一输入寄存器，第二输入寄存器，第一部分和寄存器，第二部分和寄存器，第一乘法器，第二乘法器，第一累加器，第二累加器；通过上述结构组合，使本发明的脉动阵列单元能够同时输入两组输入数据与同一权重数据进行乘累加计算，比起常规脉动矩阵的单组数据计算的方式，以本发明的脉动阵列单元为基础构建的脉动矩阵更加适用于处理权重复用度高的神经网络的矩阵运算，且由于每个周期能够同时计算两组乘加运算，从而提高了权重复用度高的神经网络(例如卷积神经网络)的计算速度。
适用于权重神经网络脉动阵列单元结构

[发明专利]一种基于7T分裂式字线的多比特全数字存内计算单元-CN202310535080.X在审
发明人：乔树山;曹景楠;游恒;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2023-05-12 - 公布日： 2023-09-05 - 主分类号： G11C11/413 文献下载
摘要：本发明公开了一种基于7T分裂式字线的多比特全数字存内计算单元，属于存内计算领域。该单元中每个SRAM单元包括两个反相器和三个N型晶体管，两个反相器交叉耦合，三个N型晶体管与两个反相器相连且分别连接在位线BL、位线BLB上以及从Q端连接在位线RBL上，连接在位线BL和位线BLB上的两个N型晶体管的栅极分别通过WL和SP/SN相与进行控制，从Q端连接在位线RBL上的N型晶体管通过SP、SN或非后和WL相与进行控制；与门阵列包括多个与门，多个与门的输入一端为IN信号，输入另一端连接位线RBL或位线BL或位线BLB；加法电路的输入和与门阵列的输出相连。本发明提高了计算吞吐率。
一种基于分裂式字线比特数字计算单元

[发明专利]一种存内计算电路及控制方法-CN202310685823.1在审
发明人：乔树山;曹景楠;游恒;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2023-06-09 - 公布日： 2023-09-05 - 主分类号： G06F15/78 文献下载
摘要：本申请公开一种存内计算电路及控制方法，涉及存内计算技术领域，其中，存内计算电路包括：存储阵列，所述存储阵列包括多个存储单元；传输门阵列，所述传输门阵列包括多个传输门单元，所述传输门单元与所述存储单元一对一电连接；多个乘法器，每个所述乘法器与一行所述传输门单元电连接，或，每个所述乘法器与一列所述传输门单元电连接；所述传输门单元用于基于筛选信号控制所述存储单元向所述乘法器输出存储数据。可以解决现有数字域存算电路中运算器件数量多，占用电路面积大的问题。
一种计算电路控制方法

[发明专利]一种17TCMOS全加器-CN202310688774.7在审
发明人：周玉梅;黎涛;游恒;尚德龙 -专利权人：中科南京智能技术研究院
申请日： 2023-06-09 - 公布日： 2023-09-05 - 主分类号： G06F7/501 文献下载
摘要：本发明公开了一种17T CMOS全加器，包括晶体管(P0、P1、P2、P3、P4、P5、P6、P7、P8)、晶体管(N0、N1、N2、N3、N4、N5、N6、N7)、输入信号A、输入信号B、求和输出信号SUM、进位输出信号CO、低位进位输入信号CIN和电源电压VDD；本发明9个PMOS晶体管和8个NMOS晶体管在内的17个晶体管，将这17个晶体管按照特定的连接方式进行连接，实现全加运算的特定逻辑。本全加器晶体管数量较少，且所有晶体管均采用最小尺寸，占据的面积较小，同时本全加器也实现了较强的负载驱动能力。
一种 17 tcmos 全加器

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