[发明专利]一种神经网络运算的系统、方法、装置及存储介质有效
| 申请号： | 201911185683.1 | 申请日： | 2019-11-27 |
| 公开（公告）号： | CN112860597B | 公开（公告）日： | 2023-07-21 |
| 发明（设计）人： | 刘文峰 | 申请（专利权）人： | 珠海格力电器股份有限公司 |
| 主分类号： | G06F12/0842 | 分类号： | G06F12/0842;G06F12/0811;G06F12/084;G06N3/063 |
| 代理公司： | 北京同达信恒知识产权代理有限公司 11291 | 代理人： | 王娇 |
| 地址： | 519070 广*** | 国省代码： | 广东;44 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明提供一种神经网络运算的系统、方法、装置及存储介质，用于减少神经网络计算过程中的数据搬移，提升神经网络处理器的运算效率。神经网络运算系统包括至少两个神经网络处理单元、第一存储单元和第二存储单元，其中：第一存储单元，用于存储神经网络的输入数据、输出数据和每层神经网络运算所需的运算参数；第二存储单元，用于为至少两个神经网络处理单元中的每个神经网络单元提供输入缓存和输出缓存，每个神经网络处理单元包括两个输入缓存和两个输出缓存，相邻两个神经网络处理单元中的一个神经网络处理单元的两个输出缓存为另一个神经网络处理单元的两个输入缓存；至少两个神经网络处理单元进行环形连接。 | ||
| 搜索关键词： | 一种 神经网络 运算 系统 方法 装置 存储 介质 | ||
【主权项】：
暂无信息
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于珠海格力电器股份有限公司，未经珠海格力电器股份有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201911185683.1/，转载请声明来源钻瓜专利网。
- 上一篇：一种食品柜
- 下一篇：电子标签寻物方法、寻物系统及计算机可读存储介质
- 同类专利
- 基于缓存一致性的互连的近数据处理加速器-202310172463.5
- 皇甫文沁;A·张;K·T·马拉迪 - 三星电子株式会社
- 2023-02-16 - 2023-09-05 - G06F12/0842
- 公开了存储器系统(115)。存储器系统(115)可以包括第一缓存一致性互连存储器模块(310)和第二缓存一致性互连存储器模块(310)。缓存一致性互连交换机(305)可以将第一缓存一致性互连存储器模块(310)、第二缓存一致性互连存储器模块(310)和处理器(110)连接。处理元件(315)可以处理存储在第一缓存一致性互连存储器模块(310)和第二缓存一致性互连存储器模块(310)中的至少一个上的数据。
- 高速缓存管理系统和方法-201710638037.0
- 胡国玉;周巧生;吕烁 - 伊姆西IP控股有限责任公司
- 2017-07-31 - 2023-08-15 - G06F12/0842
- 一种用于在计算设备处标识高速缓存系统中的一个或多个高速缓存页面的方法、计算机程序产品和计算系统。一个或多个高速缓存页面可以被重构为一个或多个高速缓存页面内的一个或多个高速缓存单元。多个并行IO请求可以在一个或多个高速缓存页面内的一个或多个高速缓存单元上被执行。
- 一种缓存方法、缓存架构、异构架构及电子设备-202310403123.9
- 许刚;张睿凯;喻径舟;刘永锋;吴吉朋 - 上海云脉芯联科技有限公司;北京云脉芯联科技有限公司
- 2023-04-17 - 2023-07-25 - G06F12/0842
- 本申请提供一种缓存方法、缓存架构、异构架构及电子设备，应用于计算机及芯片技术领域，其中缓存架构包括缓存读处理模块、缓存写处理模块、冷项检测模块、内存读处理模块、内存写处理模块，其中所述缓存读处理模块、缓存写处理模块、冷项检测模块在协处理器侧实现，所述内存读处理模块、内存写处理模块在通用处理器侧实现。通过在异构架构中设置新型缓存架构，使得协处理器的部分功能上提给通用处理器，不仅数据缓存整体流程通畅，效率高，也降低了协处理器受到面积、功耗、漏电等瓶颈的影响，降低了异构架构成本，提高了异构架构数据缓存效率和部署应用的灵活性。
- 一种神经网络运算的系统、方法、装置及存储介质-201911185683.1
- 刘文峰 - 珠海格力电器股份有限公司
- 2019-11-27 - 2023-07-21 - G06F12/0842
- 本发明提供一种神经网络运算的系统、方法、装置及存储介质，用于减少神经网络计算过程中的数据搬移，提升神经网络处理器的运算效率。神经网络运算系统包括至少两个神经网络处理单元、第一存储单元和第二存储单元，其中：第一存储单元，用于存储神经网络的输入数据、输出数据和每层神经网络运算所需的运算参数；第二存储单元，用于为至少两个神经网络处理单元中的每个神经网络单元提供输入缓存和输出缓存，每个神经网络处理单元包括两个输入缓存和两个输出缓存，相邻两个神经网络处理单元中的一个神经网络处理单元的两个输出缓存为另一个神经网络处理单元的两个输入缓存；至少两个神经网络处理单元进行环形连接。
- 一种双CPU核间双口RAM通信接口及通信方法-202310288452.3
- 李长春;李丹华;李晶;许午啸 - 北京航天时代激光导航技术有限责任公司
- 2023-03-22 - 2023-07-04 - G06F12/0842
- 本发明涉及一种双CPU核间双口RAM通信接口及其通信方法，所述双口RAM的存储空间根据双CPU核间通信数据传输的方向分为两部分，分别记为存储空间M‑I和存储空间M‑II；存储空间MI用于CPU‑I向CPU‑II传输数据；存储空间M‑II用于CPU‑II向CPU‑I传输数据；存储空间M‑I和存储空间M‑II均包括同步存储单元和数据存储单元；同步存储单元包括读状态字，读状态字用于标识数据存储单元为“允许读”或“禁止读”，用于标识数据存储单元是否可读。对方CPU查询到标识数据存储单元为“允许读”时才读取其中存储的数据。
- 一种支持多协议的动态共享缓冲区-202010605648.7
- 黎渊;陆平静;常俊胜;张建民;孙岩;庞征斌;罗章;徐金波;董德尊;熊泽宇;翦杰;王子聪 - 中国人民解放军国防科技大学
- 2020-06-29 - 2023-06-13 - G06F12/0842
- 针对现有互连芯片输入缓冲DAMQ无法同时支持多协议的问题，本发明提供了一种支持多协议的动态共享缓冲区，包括：报文拆分逻辑、控制码组合逻辑、第一数据仲裁器、第二数据仲裁器、P个控制DAMQ、第一多路选择器、第二多路选择器、P个空闲地址缓冲区、P个空闲地址管理器、数据缓冲区、一个报文输入端口、一个读请求输入端口和一个报文数据输出端口；其中，P为数据通道数，每个数据通道存储一种协议的数据。本发明可以提供多个相互独立、深度可配置的数据通道，每个数据通道用于存储一种协议的报文数据，进而使得互连芯片同时支持多协议，在一套网络中支持多套网络协议，降低网络硬件实现开销。
- 一种数据反馈方法及装置-201911414620.9
- 史嘉涛;范飞虎;齐晶晶;徐晓梅;张淑 - 西安翔腾微电子科技有限公司
- 2019-12-31 - 2023-05-16 - G06F12/0842
- 本发明公开了一种数据反馈方法及装置。该方法包括：接收数据请求，所述数据请求中携带有待反馈数据的请求地址和请求长度；根据所述请求地址和所述请求长度，计算存有所述待反馈数据的至少一个内存单元的连续地址片段；从所述连续地址片段所映射的一个缓存行或两个缓存行中获取所述待反馈数据，并反馈所述待反馈数据。本发明可以提高速缓冲存储器的数据反馈效率。
- 多核异构轮询混合式四轮轮速信号采集设备及采集方法-202310185983.X
- 杨帆;秦静;宗培亮;郭君;高鑫;邵任刚 - 偌轮汽车科技（武汉）有限公司
- 2023-02-28 - 2023-05-12 - G06F12/0842
- 本发明公开了一种多核异构轮询混合式四轮轮速信号采集设备及采集方法，其包括数据采集模块、数据处理模块以及数据存储模块；其中，数据采集模块配置为对四轮的轮速信号进行并行采集；数据存储模块配置为对数据采集模块采集的轮速信号进行存储，且每一个轮速数据对应至少两个轮速缓存单元；数据处理模块配置为轮询读取存储于数据存储模块中的轮速数据并进行串行处理；其中，数据采集模块和数据处理模块在同一时间分别对同一轮速数据的不同轮速缓存单元进行处理，如此设置，不仅避免了多路数据同时读取造成的延时和堵塞风险，还消除了现有数据采集系统在对多路信号进行采集存储过程中的来回切换工作，从而极大提升了数据采集效率及数据采集的精度和可靠性。
- 一种基于多张量核心处理器的卷积计算数据重用方法-202111248647.2
- 高伟;叶楠;王洪磊;杨晋喆 - 太初（无锡）电子科技有限公司
- 2021-10-26 - 2023-04-28 - G06F12/0842
- 本发明的一种基于多张量核心处理器的卷积计算数据重用方法，控制核心通过DMA将多个不同的输入特征图分别分配给多个张量核心的片上高速缓存SPM；控制核心通过DMA将卷积核广播到前述多个张量核心的片上高速缓存SPM；前述多个张量核心依据各自的片上高速缓存SPM的输入特征图、卷积核进行计算；前述多个张量核心完成计算后，将计算结果写回内存，之后广播更新卷积核重复步骤s2，直到将所有卷积核广播一遍，得到不同输出特征图的最终结果，写回内存。通过显著降低卷积计算在多张量核心处理器上的内存访存需求，充分发挥众核计算能力，提升多张量核心处理器的计算性能。
- 用于利用缓冲器高效访问纹理数据的高速缓存体系结构-201710128572.1
- S.亚伯拉罕;K.拉马尼;徐雄;权劝宅;朴贞爱 - 三星电子株式会社
- 2017-03-06 - 2023-04-07 - G06F12/0842
- 一种纹理高速缓存体系结构促进对例如自适应可缩放纹理压缩(ASTC)编解码器之类的非2之幂格式的压缩纹素数据的访问。在一种实现方式中，纹理高速缓存体系结构包括控制器、第一缓冲器、第二缓冲器和纹理解压缩器。第一缓冲器存储响应于第一请求从第一纹理高速缓存取得的压缩纹素数据的一个或多个块，其中压缩纹素数据的一个或多个块至少包括所请求的纹素数据。第二缓冲器存储解压缩的压缩纹素数据的一个或多个块并且将解压缩的所请求纹素数据作为输出提供到第二纹理高速缓存。由第一缓冲器存储的压缩纹素数据的一个或多个块除了所请求的纹素数据以外还包括第二纹素数据。
- 一种数据处理方法、处理器及电子设备-202011184703.6
- 曹俊;林江 - 海光信息技术股份有限公司
- 2020-10-29 - 2023-04-07 - G06F12/0842
- 本申请涉及一种数据处理方法、处理器及电子设备，属于计算机领域。该方法应用于处理器，处理器包括主代理、多个数据处理核和与多个数据处理核一一对应的多个缓存系统。方法包括主代理在接收到数据处理核发起的写操作时，获取访问过写操作中的目的地址的数据处理核的历史读记录；基于历史读记录预测将使用写操作对应的待写入数据的目标数据处理核；向目标数据处理核对应的缓存系统发起预取探测请求，预取探测请求中携带有预取数据地址；目标数据处理核对应的缓存系统响应预取探测请求，从预取数据地址处读取预取数据并进行存储。通过历史读记录预测将使用待写入数据的目标数据处理核，并通过探测通知其将待写入数据提前写入，从而减少访问延迟。
- 防止计算环境中的历史模式不一致的推测性访问-202080064279.3
- W·奥法雷尔 - 国际商业机器公司
- 2020-09-10 - 2023-03-10 - G06F12/0842
- 检测并防止计算环境内的所选择的事件。确定计算环境的所选择的事件是否与计算环境的所选择的事件的历史模式一致。基于确定所选择的事件与所选择的事件的历史模式不一致，延迟与所选择的事件相关联的处理。基于延迟与所选择的事件相关联的处理，确定所选择的事件是否有效。基于确定所选择的事件有效，恢复与所选择的事件相关联的处理。
- 一种多媒体系统缓存存取方法-202211215020.1
- 宁林 - 上海盈方微电子有限公司
- 2022-09-30 - 2022-12-30 - G06F12/0842
- 本发明公开了一种多媒体系统缓存存取方法，所述方法包括以下步骤：获取系统缓存用于进行存取操作；判断获取的系统缓存的状态是否为就绪状态；若为就绪状态则执行存取操作并将系统缓存的状态改为进行中状态；若不是就绪状态，则将存取操作的动作堵塞；在系统缓存的状态发生变化时，判断其是否为就绪状态，若为就绪状态则继续执行存取操作；存取操作执行完成后将系统缓存的状态改为就绪状态。能解决多媒体系统内各种由缓存共用引起的数据传递失真问题。通过规定缓存在四种状态之间变换、流转，将系统内各环节对缓存的读取和写入操作在时序上严格区分开，保证了数据传递的可靠性。
- CPU的公共资源分配方法、装置以及相关设备-202011356804.7
- 何铭健;周可;王桦;郭畅 - 华为云计算技术有限公司
- 2020-11-27 - 2022-05-31 - G06F12/0842
- 本申请公开了一种CPU的公共资源分配方法，应用于计算机领域，该方法包括：第一设备获取目标数据，目标数据为第一设备的CPU分配给目标应用的目标公共资源的大小，目标公共资源包括三级缓存或内存带宽；第一设备根据目标数据和第一映射关系确定N个第一数据，每个第一数据对应的公共资源属于目标公共资源，N个第一数据与目标应用分配到的N个线程一一对应；第一设备根据N个第一数据为N个线程分配公共资源。本申请可以对目标应用分配到的目标公共资源进行再分配，从而可以提升目标应用的性能。
- 一种控制核MCU和计算核MPU的通信调度方法-202111422991.9
- 周鹏;夏洋;周健;王健 - 智新科技股份有限公司
- 2021-11-26 - 2022-03-18 - G06F12/0842
- 本申请提供一种控制核MCU和计算核MPU的通信调度方法，利用SOC芯片的片内高速总线和片上高速缓存提升控制核MCU和计算核MPU的通信效果，并通过所述MCU核上接入CP代理，所述MPU核上接入AP代理，以控制所述MCU核上的CP应用和所述MPU核上的AP应用之间的通信；设置所述CP应用的与所述AP应用对所述片上高速缓存的并发访问优先级，并根据所述CP应用的与所述AP应用的并发访问优先级设置所述CP代理与所述AP代理的并发访问优先级；其中，所述CP代理和所述AP代理在调度中用于监听、缓存和转发所述CP应用与所述AP应用产生的服务请求和服务结果。实现提高智能网联汽车CP应用和AP应用之间通信带宽和通信可靠性，同时降低现有车身网络中的通信负载，降低通信时延。
- 具有数据定义高速缓存集合的带有集合关联性的高速缓存-202080046417.5
- S·J·沃勒克 - 美光科技公司
- 2020-07-15 - 2022-02-11 - G06F12/0842
- 一种高速缓存系统，其具有：第一高速缓存集合；第二高速缓存集合；和逻辑电路，其耦合到处理器以基于至少相应第一寄存器和第二寄存器控制所述高速缓存。当与地址总线的连接从所述处理器接收到存储器地址时，所述逻辑电路配置成：从至少所述地址产生集合索引；和确定所产生的集合索引是与存储在所述第一寄存器中的内容还是与存储在所述第二寄存器中的内容匹配。并且，所述逻辑电路配置成响应于所述所产生的集合索引与存储在所述第一寄存器中的所述内容匹配而经由所述第一高速缓存集合实施命令，和响应于所述所产生的集合索引与存储在所述第二寄存器中的所述内容匹配而经由所述第二高速缓存集合实施所述命令。
- 一种数据缓存的处理方法及装置-202011552005.7
- 孙晓波 - 北京京东尚科信息技术有限公司;北京京东世纪贸易有限公司
- 2020-12-24 - 2021-12-10 - G06F12/0842
- 本发明公开了一种数据缓存的处理方法及装置，该方法的一具体实施方式应用于本地缓存，所述本地缓存包括两个阻塞队列，以及用于指示所述两个阻塞队列切换的指针；包括：获取待处理数据；确定所述指针当前指向的所述两个阻塞队列中的第一阻塞队列，将所述待处理数据写入所述第一阻塞队列；当所述第一阻塞队列中的待处理数据满足预设条件时，将所述第一阻塞队列中的待处理数据复制到目标线程中，以利用所述目标线程对所述待处理数据进行处理；将所述指针指向所述两个阻塞队列中的第二阻塞队列，以利用所述第二阻塞队列继续写入待处理数据，涉及计算机技术领域。该实施方式提高了传输速度及吞吐量。
- 一种输入控制方法、装置及存储设备-201910736086.7
- 刘金虎 - 华为技术有限公司
- 2019-08-09 - 2021-11-30 - G06F12/0842
- 本发明实施例公开了一种输入控制方法、装置及存储设备，涉及存储技术领域。该输入控制方法应用于包括缓存的输入控制装置，缓存在当前时刻的存储空间占用量小于预设的高水位线。输入控制装置预测缓存在当前时刻之后的存储空间占用量；若预测出缓存在第一时刻的存储空间占用量等于预设的高水位线，且在第一时刻缓存中输入侧的IOPS大于输出侧的IOPS，则输入控制装置在第一时刻将输入侧的IOPS的最大值调整为输出侧的IOPS，第一时刻为当前时刻之后缓存的存储空间占用量等于预设的高水位线的首个时刻。输入控制装置对输入侧的IOPS的提前控制，使得缓存的存储空间占用量处于相对稳定的状态，有效地提高了系统性能。
- 一种数据处理方法及装置-201710254737.X
- 张浩 - 腾讯科技（深圳）有限公司
- 2017-04-18 - 2021-10-29 - G06F12/0842
- 本发明提供一种数据处理方法及装置，该方法包括：获取第一数据请求对象在时刻T1发送的目标数据获取请求；根据目标数据获取请求在缓存模块中未获取到相应的目标数据时，判断在时刻T1之前的预定时间段△t1内是否已向至少一其他数据请求对象发送授权指示；在确认出在时刻T1之前的预定时间段△t1内已向至少一其他数据请求对象发送授权指示时，向第一数据请求对象发送重请求反馈消息；在确认出在时刻T1之前的预定时间段△t1内未向至少一其他数据请求对象发送授权指示时，向第一数据请求对象发送授权指示。通过本发明提供的数据处理方法，不仅可以保证尽快的将目标数据写回缓存模块，也可以有效减少访问存储模块的数据请求对象的数量。
- 用于数据高速缓存的方法和设备-202110534459.X
- 梶谷和彦 - 美光科技公司
- 2017-04-25 - 2021-07-16 - G06F12/0842
- 本申请案涉及用于数据高速缓存的方法和设备。描述用于操作存储器装置的方法、系统及装置。一种方法包含：在执行存储器单元的第一读取后即刻将所述存储器单元的数据高速缓存于行缓冲器的感测放大器处；确定在执行所述存储器单元的所述第一读取之后执行所述存储器单元的至少第二读取；及针对所述存储器单元的至少所述第二读取从所述感测放大器读取所述存储器单元的所述数据。
- 处理器及其上实现的方法-201580064745.7
- R·王;A·J·赫德里奇;Y-C·刘;H·H·胡姆;J·S·帕克;C·J·休斯;N·N·文凯特桑;A·C·莫加;A·贾里尔;Z·A·奇什蒂;M·A·埃尔金;J-S·蔡;A·W·民;T-Y·C·泰;C·马乔科;R·桑卡兰 - 英特尔公司
- 2015-12-18 - 2021-06-08 - G06F12/0842
- 实现硬件/软件协同优化以改进NFVS和其他生产者‑消费者工作负载的VM间通信的性能和能量的方法和装置。该装置包括具有多级高速缓存层次结构的多核处理器，该多级高速缓存层次结构包括用于每个核心的L1和L2高速缓存和共享的最后一级高速缓存(LLC)。提供了一个或多个机器级指令，以用于主动地将高速缓存行从较低级别高速缓存级别降级到较高级别高速缓存级别，包括将高速缓存行从L1/L2高速缓存降级到LLC。还提供了用于在多插槽的NUMA架构系统中实现硬件/软件协同优化的技术，其中高速缓存行可以选择性地被降级并且被推送到远程插槽中的LLC。另外，技术被公开以用于在多插槽的系统中实现早期监听，从而在存取远程插槽上的高速缓存行时减少延迟。
- 一种分块缓存数据的方法、装置及存储介质-202011515896.9
- 李栋 - 联想（北京）有限公司
- 2020-12-21 - 2021-04-20 - G06F12/0842
- 本发明公开了一种分块缓存数据的方法、装置及存储介质。该方法包括：在接收计算任务的缓存数据请求之后，先确定所述计算任务所需要的目标数据及所述目标数据所包括的多个数据分块；之后，每次在缓存中仅缓存其中的一个数据分块，在确认相应数据分块对应的计算单元得以执行并得到计算结果后，再缓存下一个数据分块，直至所述多个数据分块中的每一个数据分块都被缓存过。在分块缓存数据的上述过程中，每次仅缓存多个数据分块中的一个数据分块，对缓存数据所需的存储空间要求较低，可最大程度地利用现有的存储空间，降低硬件成本，减少存储空间不够用的情况。
- 一种内存池的管理方法和装置-201710214330.4
- 徐景卫 - 杭州联吉技术有限公司
- 2017-04-01 - 2021-03-19 - G06F12/0842
- 本发明提供了一种内存池的管理方法包括：按照预定的规格申请第一内存空间；对所述第一内存空间建立多个不同级别的内存管理表，并且第i+1级的内存管理表所对应的内存单元由第i级内存管理表所对应的内存单元分割得到；接收内存申请的请求，根据请求的第二内存空间的大小，在多个不同级别的内存管理表中查找与请求的第二内存空间的大小匹配的内存单元。当监测到内存单元释放时，逐级向上合并内存单元，并更新合并后的内存单元的状态，通过多个不同级别的内存管理表可以有效的适应不同大小的第二内存空间的需要，有效的提高内存的利用效率，有利于提高内存回收的完整性。
- 一种内存管理方法及装置-201710619868.3
- 余攀 - 华为技术有限公司
- 2017-07-26 - 2021-02-23 - G06F12/0842
- 本申请实施例公开了一种内存管理方法及装置，涉及存储技术领域，解决了内存浪费的问题。具体方案为：接收目标处理器发送的请求为其分配计算机内存中的内存块的内存分配请求，计算机包括多个处理器，内存包括数据区域和地址区域，数据区域包括M个内存块，地址区域包括N个子区域，每个子区域保存至少一个内存块的地址信息，且不同子区域保存的地址信息不同，每个处理器在N个子区域中分配有一个亲和子区域，M1，N1，M≥N；识别目标处理器的亲和子区域；若目标处理器的亲和子区域中没有记录内存块的地址信息，从第一子区域中获取内存块的地址信息，并将获取到的内存块的地址信息标识的内存块分配给目标处理器。
- 可缩短内文交换时间的方法及其半导体装置-201910124296.0
- 张柏坚;曾志豪 - 睿宽智能科技有限公司;江苏芯盛智能科技有限公司
- 2019-02-19 - 2020-08-25 - G06F12/0842
- 本发明涉及一种可缩短内文交换时间的方法及其半导体装置，该半导体装置包含有至少一中央处理器、一逻辑电路及至少一缓存器，其中该缓存器包含有一个或一个以上的一般缓存器群、一个或一个以上的控制状态缓存器及程序计数缓存器，供利用该逻辑电路直接读写该中央处理器的所有缓存器与至少一内存的内文交换的至少一任务的内文，当需要进行内文交换时，该逻辑电路会暂停中央处理器，将中央处理器的所有任务的内文用DMA技术存放于指定的内存中，并且修改运行顺序的值，然后将预计执行的下一组任务中的内文用DMA技术存回中央处理器中，最后恢复中央处理器执行，如此就可以完成内文交换，而能缩短作业时间，并可提升多任务处理效率。
- 基于关联模式的透明计算服务端缓存优化方法及系统-201710723425.9
- 王斌;陈琳;李伟民;盛津芳 - 中南大学
- 2017-08-22 - 2020-07-10 - G06F12/0842
- 本发明涉及透明计算技术大数据挖掘领域，公开了一种基于关联模式的透明计算服务端缓存优化方法及系统，以减少磁盘I/O开销、提高缓存的命中率及提升透明计算服务质量。本发明方法包括：引入支持度对各批次的数据流进行筛选以构建FP‑tree；在挖掘各批次数据流的频繁模式和支持度计数信息时，如果任一条件模式基出现单一前缀路径，且路径上的节点元素的频次相等，则停止对该频次相等的各节点元素所组合的频繁模式子集的挖掘；根据各批次数据流的频繁模式和支持度计数信息创建及更新FP‑Stream结构；当将任一数据块读入缓存时，将该数据块在FP‑Stream结构模式中相关频繁模式所关联的其它频繁项所对应的数据块一并读入。
- 嵌入式系统的网络数据抓包方法及系统、存储介质-201911230053.1
- 高宇 - 北京东土科技股份有限公司;北京科银京成技术有限公司
- 2019-12-04 - 2020-05-08 - G06F12/0842
- 本发明提供嵌入式系统的网络数据抓包方法及系统、存储介质，包括：获取网络层接收和/或发送的数据；根据网络协议类型过滤从网络层获取的数据；将过滤后的数据进行格式化，以获取目标格式的数据；采用多级任务对应多级缓存区的方式对所述目标格式的数据进行存储；不同级别的任务对应不同级别的缓存区；其中，至少某一级任务对应的缓存区存储完整的目标格式的数据；以及至少某一级任务对应的缓存区存储所述目标格式的数据的标识信息；其中，根据所述标识信息能够获取所述目标格式数据；将所述标识信息写入到硬盘文件中。由上，本申请可以在不影响网络收发速率的情况下，稳定高效的网络抓包，实现既能避免丢包，又不导致网速变慢。
- 一种面向高性能的异构多核共享cache缓冲管理方法-201710717161.6
- 方娟;张希蓓;陈欢欢;刘士建 - 北京工业大学
- 2017-08-21 - 2020-05-08 - G06F12/0842
- 本发明公开一种面向高性能的异构多核共享cache缓冲管理方法，首先在共享末级缓存L2级Cache(LLC)的GPU侧建立一个与其结构相同的缓冲buffer，GPU消息首先访问buffer，从而达到过滤GPU流请求的目的，为CPU应用程序腾出LLC空间。在加入buffer的基础上，针对CPU应用程序和GPU应用程序不同的特性，采用合理的替换策略，增加cache命中率。最后，调整buffer的大小，根据IPC划分指标在运行前改变buffer大小，找到最优性能方案，从而达到提升系统性能的目的。
- 访存处理方法、装置及电子设备-201610842961.6
- 李星;孟小甫;高翔 - 龙芯中科技术有限公司
- 2016-09-22 - 2020-04-14 - G06F12/0842
- 本发明提供了一种访存处理方法、装置及电子设备，涉及内存访问技术领域，解决了现有技术中CPU和GPU的运行效率较低的问题。所述访存处理方法包括：接收CPU和GPU发出的访存请求；根据GPU发出的访存请求，直接对系统内存中与GPU发出的访存请求相对应的数据进行访问操作；根据CPU发出的访存请求，判断高速缓存中是否有与CPU发出的访存请求相对应的数据，并根据判断结果对高速缓存中或者系统内存中与CPU发出的访存请求相对应的数据进行访问操作。本发明实施例适用于对CPU和GPU的访存请求进行处理。
- 一种使用缓存拦截器进行读写缓存的方法-201910619472.8
- 常恒;陈洁 - 政采云有限公司
- 2019-07-10 - 2019-10-22 - G06F12/0842
- 本发明公开了一种使用缓存拦截器进行读写缓存的方法，包括以下步骤：用户发起获取业务数据的请求，如果用户请求的处理方法A上面设置了缓存打标器，即可被缓存拦截器拦截，缓存打标器会对方法A进行标记，告诉系统该方法需要使用缓存。本发明进行缓存时开发人员只需专注于业务代码的编写，无需关注缓存的读写，业务代码中无需植入读写缓存代码，这样可以减少代码量，提高开发人员的开发效率，并且只需在缓存拦截器中进行一次缓存的读写代码编写，系统中任何地方都可以使用，达到“一次编写，到处可用”的效果。
- 专利分类
