[发明专利]一种提高雪崩耐量的屏蔽栅VDMOS器件

摘要

本发明涉及功率半导体器件技术领域，具体涉及到一种屏蔽栅VDMOS器件。本发明提供一种提高雪崩耐量的屏蔽栅VDMOS器件，在现有屏蔽栅VDMOS器件中，通过改变屏蔽栅VDMOS器件槽栅旁第一导电类型半导体掺杂漂移区的掺杂浓度来限定雪崩击穿点的位置，具体的为降低第二导电类型半导体体区下第一导电类型半导体掺杂漂移区的掺杂浓度，使槽栅顶部(第二导电类型半导体体区附近)的电场降低，并且降低槽栅底部第一导电类型半导体掺杂漂移区的掺杂浓度，使槽栅底部的电场提高。最终使器件的雪崩击穿发生在槽底，从而提高屏蔽栅VDMOS器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)。

主权项

1.一种提高雪崩耐量的屏蔽栅VDMOS器件，包括从下至上依次层叠设置的金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂漂移区(3)和金属化源极(12)；所述第一导电类型半导体掺杂漂移区(3)中具有氧化层(6)、第二导电类型半导体体区(9)、第二导电类型半导体掺杂接触区(10)和第一导电类型半导体掺杂源区(11)；所述氧化层(6)位于两侧的第二导电类型半导体体区(9)和第一导电类型半导体掺杂源区(11)之间，氧化层(6)的上表面与金属化源极(12)接触；所述第一导电类型半导体掺杂源区(11)位于第二导电类型半导体体区(9)的正上方并与第二导电类型半导体体区(9)接触，第一导电类型半导体掺杂源区(11)的上表面与金属化源极(12)接触；所述第二导电类型半导体掺杂接触区(10)位于第二导电类型半导体体区(9)的正上方并与第二导电类型半导体体区(9)接触，第二导电类型半导体掺杂接触区(10)的上表面与金属化源极(12)接触；所述氧化层(6)中具有控制栅电极(4)和屏蔽栅电极(5)，所述控制栅电极(4)位于屏蔽栅电极(5)的上方，所述控制栅电极(4)上表面的深度小于第一导电类型半导体掺杂源区(11)下表面的结深，控制栅电极(4)下表面的深度大于第二导电类型半导体体区(9)下表面的结深；其特征在于，所述第一导电类型半导体掺杂漂移区(3)中还具有第一导电类型半导体掺杂第二漂移区(7)、第一导电类型半导体掺杂第三漂移区(31)、第一导电类型半导体掺杂第四漂移区(8)；所述第一导电类型半导体掺杂漂移区(3)上表面与氧化层(6)的底部接触；所述第一导电类型半导体掺杂第二漂移区(7)位于氧化层(6)的侧面，其底部与氧化层(6)的底部平齐，其顶部低于屏蔽栅电极(5)的上表面；所述第一导电类型半导体掺杂第四漂移区(8)位于第二导电类型半导体体区(9)正下方并与第二导电类型半导体体区(9)接触；所述第一导电类型半导体掺杂第三漂移区(31)上表面与第一导电类型半导体掺杂第四漂移区(8)接触，下表面与第一导电类型半导体掺杂第二漂移区(7)接触；所述第一导电类型半导体掺杂漂移区(3)和第一导电类型半导体掺杂第三漂移区(31)的掺杂浓度相同；第一导电类型半导体掺杂第二漂移区(7)和第一导电类型半导体掺杂第四漂移区(8)的掺杂浓度小于第一导电类型半导体掺杂漂移区(3)和第一导电类型半导体掺杂第三漂移区(31)的掺杂浓度。