[发明专利]半导体装置、存储器电路、半导体装置制造方法

摘要

本发明的半导体装置包含第一扩散部分(22)、第二扩散部分(21)、沟道部分(23)、栅极部分(24)和应力施加部分(31、32或33)。在具有凹槽(10A)的半导体层(10)中，第一扩散部分(22)形成在凹槽(10A)的底部处或附近，第二扩散部分(21)形成在凹槽(10A)的上端处，且沟道部分(23)形成在第一扩散部分(22)与第二扩散部分(21)之间。栅极部分(24)在与沟道部分(23)相对的位置处埋入在凹槽(10A)中。应力施加部分(31、32或33)在垂直于半导体层(10)的方向上将压缩应力和拉伸应力中的一者施加到沟道部分(23)。

主权项

1.一种半导体装置，包括：/n第一扩散部分，处于具有凹槽的半导体层中，所述第一扩散部分形成在所述凹槽的底部处或附近；/n第二扩散部分，形成在所述半导体层中的所述凹槽的上端处；/n沟道部分，形成在所述半导体层中的所述第一扩散部分与所述第二扩散部分之间；/n栅极部分，在与所述沟道部分相对的位置处埋入在所述凹槽中；/n第一电极部分，电耦接到所述第一扩散部分，且设置在所述半导体层的后表面侧上；/n第二电极部分，电耦接到所述第二扩散部分，且设置在所述半导体层的顶表面侧上；/n第三电极部分，电耦接到所述栅极部分，且设置在所述半导体层的所述顶表面侧上；以及/n应力施加部分，被配置成在垂直于所述半导体层的方向上将压缩应力和拉伸应力中的一者施加到所述沟道部分，/n其中所述应力施加部分包含以下(a)到(d)中的一者或更多者：/n(a)第一应力施加膜，设置在所述半导体层的所述顶表面侧上；/n(b)第二应力施加膜，设置在所述半导体层的所述后表面侧上；/n(c)第三应力施加膜，设置在所述沟道部分的两侧上；以及/n(d)所述第一扩散部分和所述第二扩散部分中的一者或两者，各自具有与所述沟道部分的晶格常数不同的晶格常数，以及/n其中：/n所述应力施加部分被配置成将所述压缩应力施加到所述沟道部分；/n所述第一扩散部分、所述第二扩散部分以及所述沟道部分构成p型晶体管；且/n所述沟道部分形成在{110}平面上，且具有沟道取向<110>，/n或者其中：/n所述应力施加部分被配置成将所述拉伸应力施加到所述沟道部分；/n所述第一扩散部分、所述第二扩散部分以及所述沟道部分构成p型晶体管；且/n所述沟道部分形成在{110}平面上，且具有沟道取向<100>，/n或者其中：/n所述应力施加部分被配置成将所述拉伸应力施加到所述沟道部分；/n所述第一扩散部分、所述第二扩散部分以及所述沟道部分构成n型晶体管；且/n所述沟道部分形成在{100}平面上，且具有沟道取向<110>，/n或者其中：/n所述第一扩散部分和所述第二扩散部分中的一者或两者具有比所述沟道部分的所述晶格常数大的晶格常数；/n所述第一扩散部分、所述第二扩散部分以及所述沟道部分构成p型晶体管；且/n所述沟道部分形成在{110}平面上，且具有沟道取向<110>，/n或者其中：/n所述第一扩散部分和所述第二扩散部分中的一者或两者具有比所述沟道部分的所述晶格常数小的晶格常数；/n所述第一扩散部分、所述第二扩散部分以及所述沟道部分构成p型晶体管；且/n所述沟道部分形成在{110}平面上，且具有沟道取向<100>，/n或者其中：/n所述第一扩散部分和所述第二扩散部分中的一者或两者具有比所述沟道部分的所述晶格常数小的晶格常数；/n所述第一扩散部分、所述第二扩散部分以及所述沟道部分构成n型晶体管；且/n所述沟道部分形成在{100}平面上，且具有沟道取向<110>。/n