[发明专利]带钟控晶体管的预分频器有效
| 申请号： | 200910100066.7 | 申请日： | 2009-06-22 |
| 公开（公告）号： | CN101931396A | 公开（公告）日： | 2010-12-29 |
| 发明（设计）人： | 于云丰;马成炎 | 申请（专利权）人： | 杭州中科微电子有限公司 |
| 主分类号： | H03K23/66 | 分类号： | H03K23/66 |
| 代理公司： | 杭州杭诚专利事务所有限公司 33109 | 代理人： | 王鑫康 |
| 地址： | 310053 浙江省杭州市*** | 国省代码： | 浙江;33 |
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| 摘要： | 本发明的目的是公开一种带钟控晶体管的预分频器，可提供正交信号。本发明在传统触发器的结构上添加时钟控制管，构成带钟控晶体管的预分频器，带钟控晶体管的预分频器包括两个触发器，每个触发器的两个输出端上接入一个采用反向时钟信号控制的钟控晶体管，带钟控晶体管触发器的动态负载结构在采样阶段呈低电阻，减小充放电时间，大大提高转换速度，不仅具有提高工作频率的优点，同时克服了电路静态偏置点变动的缺点，该动态负载在锁存阶段呈高电阻值，提供足够的增益。增加了一个维度的带钟控晶体管的预分频器结构为高速、低功耗的预分频器，它比传统触发器的工作频率更高、功耗更低和工作范围更宽，能够保持较高的灵敏度。 | ||
| 搜索关键词： | 带钟控 晶体管 分频器 | ||
【主权项】：
带钟控晶体管的预分频器，其特征在于：(1)它由第一触发器和第二触发器组成，所述第一触发器的电路结构与第二触发器的电路结构完全相同，第一触发器的输出端QN和QP直接连接到第二触发器的输入端，第二触发器的输出端IN和IP交叉耦合到第一触发器的输入端；(2)每个触发器包括采样差分对管、锁存交叉耦合对管、带时钟控制管的负载模块以及时钟信号输入差分对管；时钟控制管并接在触发器的输出端；时钟信号输入差分对管的二个输入端对应连接输入时钟信号CP、CN；第一触发器的时钟控制管的控制极连接输入时钟信号CN，第二触发器的时钟控制管的控制极连接输入时钟信号CP；每个触发器输出信号与其采样对管栅极所接入的输入信号的频率相同，都为输入的时钟信号频率的一半；所述的每个触发器的采样差分对管(21)由M3和M4组成，M3和M4为FET场效应管，M3的漏极和M4的漏极分别连接到该触发器(20)的两个输出端，M3的源极和M4的源极连接在一起，连接到时钟输入差分对管(24)中M1漏极；所述的每个触发器的交叉耦合锁存对管(22)由M5和M6组成，M5和M6为FET场效应管，M5的漏极和M6的漏极分别连接到该触发器的两个输出端，M5的源极和M6的源极连接在一起，连接到时钟输入差分对管(24)中M2的漏极；M5的栅极和M6的栅极分别交叉连接到该触发器的两个输出端；所述的每个触发器的负载模块(23)由MP1和MP2及时钟控制管MC组成，MP1和MP2及时钟控制管MC为FET场效应管；MP1的漏极和和MP2的漏极分别连接到该触发器的两个输出端；MP1的源极和和MP2的源极相连接电源Vdd；MP1的栅极和和MP2的栅极相连接一偏置电位Vb；所述的每个触发器的负载模块(23)或由Z1和Z2及时钟控制管MC组成，Z1和Z2为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件，时钟控制管MC为FET场效应管；Z1和Z2的一端并联接电源Vdd，另一端连接时钟控制管MC的漏极和源极的其中一极；时钟控制管MC的漏极和源极分别连接到触发器两个输出端的其中一个端口，其栅极连接到一个时钟信号输入端口，第一触发器的时钟信号输入端口CN为正端，第二触发器的时钟信号输入端口CP为负端；所述的每个触发器的时钟输入差分对管(24)由M1和M2组成，M1和M2为FET场效应管，M1的漏极连接到采样差分对管(21)的M3和M4的源极，M2的漏极连接到交叉耦合锁存对管(22)的M5和M6的源极；M1和M2的源极相连接到地或一个作为电流源IS的FET场效应管的漏极上；M1和M2的栅极分别连接CP和CN，接收该触发器的输入时钟信号。
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- 2011-12-23 - 2012-10-24 - H03K23/66
- 本实用新型公开了一种小分频系数的多相多模分频电路，包括两个控制端和四个D触发器，其中，第三个D触发器和第四个D触发器的输出信号的“与非”逻辑信号作为第一个D触发器的输入信号；第一个控制端的控制信号和所述第三个D触发器的输出信号的“与非”逻辑信号与所述第一个D触发器的输出信号的逻辑与作为第二个D触发器的输入信号；所述第二个D触发器的输出信号作为所述第三个D触发器的输入信号；所述第三个D触发器的输出信号的逻辑非和第二个控制端的控制信号的“与非”逻辑信号作为所述第四个D触发器的输入信号；所述第一个D触发器的输出信号作为所述多相多模分频电路的输出信号。
- 切换无毛刺的时钟分频电路-201110001622.2
- 官志勇 - 上海华虹集成电路有限责任公司
- 2011-01-06 - 2012-07-18 - H03K23/66
- 本发明公开了一种切换无毛刺的时钟分频电路。电路由一个预分频电路和一个二分频器连接而成。其中预分频电路是一个可以载入初始种子的脉冲发生器。种子决定分频的系数。脉冲发生器产生的脉冲同时作为种子载入控制信号和二分频器的驱动信号。本发明能够保证分频系数切换时没有毛刺产生，同时电路结构简单，实现的电路面积小且速度快。
- 获得特定高精度时钟的方法及电路-201010597064.6
- 黄海生 - 陕西圣鼎科技有限公司
- 2010-12-20 - 2012-07-11 - H03K23/66
- 本发明涉及获得特定高精度时钟的方法及电路，包括第一计数器、第二计数器、选择器、I个累加器、用于存储累加器的控制信号存储器，其中I≥2；第一计数器的输入端接高频时钟，其输出端接选择器D0端；第二计数器的输入端接高频时钟，其输出端接选择器D1端；第二计数器的分频数比第一计数器的分频数多1；I个累加器的高端和低端依次连接，且第一累加器的低端接地，最后个累加器的高端接选择器的控制端；存储器输出的I位控制信号依次送入相应累加器的控制端；选择器的输出端分别与第一、第二计数器以及I个累加器的时钟端相接。本发明克服了现有从高速时钟获得的低速时钟频率不精确的技术问题，本发明可以实现任意分频比的分频。
- 一种小分频系数的多相多模分频电路-201110440805.4
- 覃正才 - 上海贝岭股份有限公司
- 2011-12-23 - 2012-04-25 - H03K23/66
- 本发明公开了一种小分频系数的多相多模分频电路，包括两个控制端和四个D触发器，其中，第三个D触发器和第四个D触发器的输出信号的“与非”逻辑信号作为第一个D触发器的输入信号；第一个控制端的控制信号和所述第三个D触发器的输出信号的“与非”逻辑信号与所述第一个D触发器的输出信号的逻辑与作为第二个D触发器的输入信号；所述第二个D触发器的输出信号作为所述第三个D触发器的输入信号；所述第三个D触发器的输出信号的逻辑非和第二个控制端的控制信号的“与非”逻辑信号作为所述第四个D触发器的输入信号；所述第一个D触发器的输出信号作为所述多相多模分频电路的输出信号。
- 波特率发生器-201110114661.3
- 李剑英;胡伟;许成珅;徐海涛 - 中颖电子股份有限公司
- 2011-05-04 - 2012-01-18 - H03K23/66
- 本发明提供一种波特率发生器，包括：独立定时器，与系统时钟相连接，用于产生串行口波特率的起始溢出信号；16分频器，与独立定时器相连接，用于将波特率16等分；比特宽度微调器，分别与系统时钟、16分频器和后续的串口模块相连接，用于对16等分的波特率时钟信号的宽度进行微调输出。本发明可以对串行口波特率进行最大限度的微调，缩小波特率偏差，以满足实际通信需求，避免为了提高通信速度而定制特殊晶振的额外花费，对波特率要求较高的单片机串口通信有着十分重要的意义。另外，本发明对波特率发生器设置独立定时器，防止单片机内部的定时器被波特率发生器过多占用，导致定时器缺乏。
- 信号谐波分解与合成装置-201120204443.4
- 徐浩;刘林;黄颖 - 徐浩
- 2011-06-17 - 2011-12-28 - H03K23/66
- 信号谐波分解与合成装置，方波振荡电路连接分频/滤波/放大电路，分频/滤波/放大电路连接移相电路，移相电路连接加法/减法电路，加法/减法电路连接显示电路。本实用新型信号谐波分解与合成装置，从信号产生、分频、滤波、移相到谐波合成，直观展现信号基波与谐波的产生和最终合成效果，让学生对信号中谐波与基波概念更加清楚。模拟硬件电路中芯片、电阻都是可拆卸，安装，方便更换器件。还可以通过更换相应电阻值大小可以得到不通的谐波。
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