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[发明专利]一种比较器及模数转换器-CN202010788486.5有效
发明人：徐代果;蒋和全;李儒章;王健安;陈光炳;付东兵;王育新;徐世六;徐梓丞 -专利权人：中国电子科技集团公司第二十四研究所;重庆吉芯科技有限公司
申请日： 2020-08-07 - 公布日： 2022-07-05 - 主分类号： H03M1/34 文献下载
摘要：本发明提供了一种比较器及模数转换器，该比较器包括输入单元、负载单元、控制开关和调整单元，其中，输入单元的输入端接第一输入信号和第二输入信号，负载单元接输入单元，通过调整负载单元的增益调整对管的栅压来调整比较器的增益，调整单元接输入单元，根据控制开关的使能状态调整增益调整对管的栅压；本发明还提供了一种模数转换器，该比较器在失调消除状态下，增益较小，使得比较器的失调电压放大倍数小，在信号放大状态下，增益较大，使得比较器的输入差模信号放大倍数大，消除了比较器失调电压对比较器比较结果的影响，提升比较器速度，减小版图面积，明显消除了比较器的失调电压。
一种比较转换器

[发明专利]一种高速低功耗比较器及逐次逼近型模数转换器和电子设备-CN201810194993.9有效
发明人：徐代果;徐世六;陈光炳;刘涛;刘璐;邓民明;石寒夫;王旭 -专利权人：中国电子科技集团公司第二十四研究所
申请日： 2018-03-09 - 公布日： 2022-04-22 - 主分类号： H03M1/46 文献下载
摘要：本发明公开了一种高速低功耗比较器，包括输入NMOS管M1/M2，由NMOS管M4/M5和PMOS管M7/M8构成的锁存器结构，由NMOS管M6和PMOS管M9构成的复位控制开关，由NMOS管M3/M10/M11构成的下拉管；同时还包括反相器I0/I1/I2，延迟单元d1/d2，与门AND1/AND2，以及同或门XNOR；本发明通过在下拉管添加同或门进行控制，来防止tip和tin所在通路与下拉管导通产生静态功耗，以及增加两个复位开关，使输出Dp和Dn不至于被拉低至0或者拉高至Vdd，进而是比较器快速进入锁存，以此来到达电压变化小，电容反复少，功耗低的效果，此外，还可以将该噪声抑制比较器现有的逐次逼近型模数转换器和电子设备中，实现广泛的应用价值。
一种高速功耗比较逐次逼近型模数转换器电子设备

[发明专利]一种高速动态比较器及逐次逼近型模数转换器和电子设备-CN201810195754.5有效
发明人：徐代果;徐世六;陈光炳;刘涛;刘璐;邓民明;石寒夫;王旭 -专利权人：中国电子科技集团公司第二十四研究所
申请日： 2018-03-09 - 公布日： 2022-04-19 - 主分类号： H03M1/46 文献下载
摘要：本发明公开了一种高速动态比较器，包括输入NMOS管M1/M2，由NMOS管M4/M5和PMOS管M7/M8构成的锁存器结构，由NMOS管M6和PMOS管M9构成的复位控制开关，由NMOS管M3/M10/M11构成的下拉管；同时还包括反相器I0/I1/I2，延迟单元d1/d2，与门AND1/AND2，以及同或门XNOR；本发明通过控制M10和M11的先后关闭顺序来使tip和tin同时导通形成高速模式和低速模式，进而导通电流增大，进而先进入锁存状态，从而可以对噪声进行有效的抑制，此外，还可以将该高速动态比较器现有的逐次逼近型模数转换器和电子设备中，实现广泛的应用价值。
一种高速动态比较逐次逼近型模数转换器电子设备

[发明专利]一种具有高精度采样开关的SAR ADC-CN201811120077.7有效
发明人：徐代果;胡刚毅;李儒章;王健安;陈光炳;付东兵;徐世六;张正平 -专利权人：中国电子科技集团公司第二十四研究所
申请日： 2018-09-19 - 公布日： 2022-04-05 - 主分类号： H03M1/12 文献下载
摘要：本发明属于模拟或数模混合集成电路技术领域，具体为一种具有高精度采样开关的SAR ADC；所述SAR ADC包括两组采样电容阵列和以及比较器；差分输入信号Vin和Vip对应连接到比较器的两个输入端，正端采样电容阵列的采样极板通过正端采样开关与Vin连接；负端采样电容阵列的采样极板通过负端采样开关与Vip连接；比较器的输出端连接基准电压；本发明在采样开关栅极和采样极板之间引入了一个交叉耦合电容，由于正负端采样开关的栅压值是关于一个共模电压对称，使得在采样结束时，正负端两个采样极板之间的电压变化量相等，而且这个变化量不会随着采样信号的变化而变化，从而提高了整个ADC的采样精度。
一种具有高精度采样开关 sar adc

[发明专利]动态比较器及电子设备-CN201910117896.4有效
发明人：徐代果;蒋和全;于晓权;徐世六;李儒章;王健安;陈光炳;王育新;付东兵 -专利权人：中国电子科技集团公司第二十四研究所
申请日： 2019-02-15 - 公布日： 2022-03-29 - 主分类号： H03K5/24 文献下载
摘要：本发明提供一种动态比较器，包括：时钟信号模块，用于产生第一时钟信号、第二时钟信号与第三时钟信号；正反馈通道，分别连接预放大器与正反馈锁存器，当第三时钟信号为低电平时，提升连接在预放大器与正反馈锁存器之间的两个节点电压Tp和Tn之间的电压差；当第一、二时钟信号为低电平时，节点电压Tp和Tn被上拉到电源电压进入到复位状态而输出高电平，经反相处理得到为低电平Ip和In反馈控制预放大器；当第一时钟信号为高电平时，第二时钟信号仍为低电平，预放大器处于工作状态放大输入信号输出有电压差的节点电压Tp和Tn，当第二时钟信号变为高电平时，节点电压Tp和Tn之间的电压差使得正反馈锁存器进入锁存状态，完成比较工作输出电压信号Dp和Dn。
动态比较电子设备

[发明专利]基于电荷泵结构的低功耗残差放大器-CN201810060252.1有效
发明人：徐代果;胡刚毅;徐世六;李儒章;王健安;陈光炳;付东兵;刘涛;陈凯让 -专利权人：中国电子科技集团公司第二十四研究所
申请日： 2018-01-22 - 公布日： 2021-06-15 - 主分类号： H03F1/02 文献下载
摘要：本发明提供一种基于电荷泵结构的低功耗残差放大器，其第一开关的一端作为第一输入端，连接第一差分输入信号，另一端连接第一电容的上极板；第二开关的一端连接第一电容的上极板，另一端连接第二电容的上极板；第三开关的一端作为第二输入端，连接第二差分输入信号，另一端连接第一电容的下极板；第四开关的一端作为第三输入端，连接第二差分输入信号，另一端连接第二电容的下极板；第五开关的一端作为第四输入端，连接第一差分输入信号，另一端连接第一电容的下极板；第六开关的一端连接第一电容的上极板，另一端连接第二电容的下极板；第二开关与第二电容上极板的连接节点作为输出端。本发明可以在降低功耗的同时降低模数转换器设计难度。
基于电荷结构功耗放大器

[发明专利]系统级误差校正SAR模拟数字转换器-CN201710119494.9有效
发明人：徐代果;徐世六;刘涛;刘璐;邓民明;石寒夫;王旭 -专利权人：中国电子科技集团公司第二十四研究所
申请日： 2017-03-02 - 公布日： 2021-01-22 - 主分类号： H03M1/08 文献下载
摘要：本发明提供一种系统级误差校正SAR模拟数字转换器，包括自举采样开关、第一电容阵列、第二电容阵列、开关阵列、比较器、逐次逼近寄存器异步逻辑模块和用于根据输入的差分信号变化调整工作模式的误差校正比较器；本发明通过比较器在两种工作模式之间切换，可以根据比较器输入信号幅度的差别，使得比较器工作在不同的工作状态，优化了比较器的工作方式，提高了比较器的工作效率，使得整个SARADC的性能进一步提升，并且本发明不需要引入额外的冗余位进行误差校正，简化了设计难度，提高了整个SARADC的工作速度。
系统误差校正 sar 模拟数字转换器

[发明专利]一种高速低功耗动态亚稳态抑制比较器-CN201710720062.3有效
发明人：徐代果;胡刚毅;李儒章;王健安;陈光炳;王育新;付东兵;徐世六;刘涛;蒲杰;陈凯让 -专利权人：中国电子科技集团公司第二十四研究所
申请日： 2017-08-21 - 公布日： 2021-01-22 - 主分类号： H03K5/24 文献下载
摘要：本发明提供一种高速低功耗动态亚稳态抑制比较器，包括：输入单元，输出单元，锁存器，上拉锁存单元，下拉单元和亚稳态抑制单元，当比较器出现亚稳态状态时，所述亚稳态抑制单元根据输出单元的输出信号，控制比较器进入复位状态；本发明通过亚稳态抑制单元，可以有效抑制比较器亚稳态的情况，不会明显增加比较器的速度，本发明结构简单，和传统结构相比，没有明显增加面积，达到了高速和低功耗的目的的同时，对比较器的亚稳态现象有明显的抑制效果。
一种高速功耗动态亚稳态抑制比较

[发明专利]一种高速低噪声动态比较器-CN201810239481.X有效
发明人：徐代果;胡刚毅;李儒章;王健安;陈光炳;付东兵;徐世六;刘涛;蒲杰;冯志华 -专利权人：中国电子科技集团公司第二十四研究所
申请日： 2018-03-22 - 公布日： 2020-10-09 - 主分类号： H03K5/24 文献下载
摘要：本发明提供一种高速低噪声动态比较器，包括：输入单元，所述输入单元包括输入NMOS管和输入PMOS管，锁存器单元，所述锁存器单元包括锁存NMOS管和锁存PMOS管，所述锁存NMOS管和锁存PMOS管连接形成锁存器结构；上拉单元，包括与输入NMOS管连接的上拉PMOS管；衬底自举电压产生电路，用于产生衬底自举电压；本发明通过采用MOS管的衬底自举技术，减小了MOS管的导通电阻，增加了比较器的比较器速度，进一步提高了比较器的比较器速度；同时，降低了比较器的输入管的阈值电压，使得输入管的跨导增加，从而降低了比较器的等效输入噪声，随着比较器共模电压的变化，比较器的比较延迟变化相对较小。
一种高速噪声动态比较

[发明专利]基于反相器结构的放大器-CN201710119495.3有效
发明人：徐代果;徐世六;陈光炳;刘涛;刘璐;邓民明;石寒夫;王旭 -专利权人：中国电子科技集团公司第二十四研究所
申请日： 2017-03-02 - 公布日： 2020-10-09 - 主分类号： H03F1/02 文献下载
摘要：本发明提供一种基于反相器结构的放大器,与传统放大器相比可以对输出端的电压变化进行补偿，在输出端的电压在工艺角发生变化的情况下，依然能够保持相对稳定，使放大器始终能提供相对稳定增益，同时本发明使输出端的直流工作点电压可以唯一确定，不需要额外的共模反馈电路；本发明具有结构简单，电路容易实现的优点，可以减少电压裕度的消耗，很适合低电源电压的应用，同时本发明既可以用于离散时间域的电路，也可以用于连续时间域的电路，大大提高了适用性。
基于反相器结构放大器

[发明专利]用于SAR_ADC的高速数字逻辑电路及采样调节方法-CN201910140900.9有效
发明人：徐代果;蒋和全;徐学良;王健安;陈光炳;付东兵;王育新;于晓权;徐世六;刘涛 -专利权人：中国电子科技集团公司第二十四研究所
申请日： 2019-02-26 - 公布日： 2020-09-15 - 主分类号： H03M1/38 文献下载
摘要：本发明属于模拟或数模混合集成电路技术领域，涉及一种高速SAR_ADC数字逻辑电路，具体为一种用于SAR_ADC的高速数字逻辑电路及采样调节方法，所述数字逻辑电路包括并行的比较器和逻辑控制单元，以及电容阵列DAC；比较器和逻辑控制单元被时钟信号同时触发；比较器输出有效比较结果Dp/Dn，逻辑控制单元输出相应的上升沿信号，通过设置延迟匹配，使得上升沿信号略晚于比较器输出Dp/Dn，Dp/Dn则被对应的上升沿信号捕获，从而建立电容阵列；本发明消除了传统并行数字逻辑采用数字逻辑窗口来捕获比较器效输出结果所带来的电容阵列错误建立的缺点；在采用异步逻辑的情况下，可以最大程度上增加SAR_ADC的采用时间。
用于 sar_adc 高速数字逻辑电路采样调节方法

[发明专利]一种基于NMOS管的栅压自举开关电路-CN201710586131.6有效
发明人：徐代果;徐世六;陈光炳;刘涛;刘璐;石寒夫;邓民明 -专利权人：中国电子科技集团公司第二十四研究所
申请日： 2017-07-18 - 公布日： 2020-06-09 - 主分类号： H03M1/12 文献下载
摘要：本发明提供一种基于NMOS管的栅压自举开关电路，包括用于采样的NMOS管MN1，电压自举电路BOOST，采样开关衬底耦合电容C1，采样开关MN1衬底放电开关MN8，本发明在采样NMOS管NM1的栅极和衬底之间加入了一个耦合电容C1，在采样开关的衬底和地之间加入一个放电开关MN8，当输入信号VIN变化时，如果采样保持电路处于采样状态，放电开关NM8断开，通过自举电路模块BOOST产生的自举效果，当输入信号VIN变化时，如果采样保持电路处于保持状态，放电开关NM8导通，采样开关NM1的衬底电压被下拉到地，同时，采样开关NM1的栅极电压也被下拉到地，从而采样开关NM1断开。本发明所提出的采样保持开关及其辅助电路，和传统结构相比，线性度明显提高。
一种基于 nmos 开关电路

[发明专利]一种高速数字逻辑电路模块及模拟数字转换器和电子设备-CN201810195771.9在审
发明人：徐代果;胡刚毅;李儒章;王健安;陈光炳;王育新;付东兵;徐世六;刘涛;刘璐;邓民明;石寒夫;王旭 -专利权人：中国电子科技集团公司第二十四研究所
申请日： 2018-03-09 - 公布日： 2019-09-17 - 主分类号： H03M1/46 文献下载
摘要：本发明公开了一种数字逻辑电路模块，应用于逐次逼近寄存器型模拟数字转换器中，所述数字逻辑电路模块包括多个分别由D触发器，延迟单元dly，反相器inv和与非门nand构成的单元电路，各所述单元电路依次级联，在逐次逼近过程中，每一次当比较器进入锁存相位，开始比较时，本发明所示数字逻辑电路同时被触发，通过电路设计，使得比较器的锁存延迟时间和数字逻辑电路的延迟时间相匹配，从而，数字逻辑电路的每一级输出信号可以逐次捕获比较器的比较结果，本发明相比于现有技术减小了一个比较器锁存过程的延迟时间，同时由于D触发器数目减少了一半，数字逻辑电路中，时钟信号的负载也减小了一半，进一步提高了数字逻辑电路的速度，降低了功耗。
数字逻辑电路比较器锁存延迟模拟数字转换器单元电路减小高速数字逻辑电路逐次逼近寄存器电路设计电子设备时钟信号输出信号数目减少延迟单元逐次逼近反相器每一级与非门触发功耗级联捕获匹配应用

[发明专利]一种应用于逐次逼近型模数转换器的高速移位寄存器-CN201510475929.4有效
发明人：徐代果;胡刚毅;李儒章;王健安;陈光炳;石寒夫;徐世六 -专利权人：中国电子科技集团公司第二十四研究所
申请日： 2015-08-06 - 公布日： 2019-01-11 - 主分类号： G11C19/28 文献下载
摘要：本发明公开一种应用于逐次逼近型模数转换器的高速移位寄存器，包括第一D触发器单元、第二D触发器单元和开关阵列K1、K2、…、KN；第一D触发器单元包括1个D触发器DFF0和N‑1个D触发器DFF1，DFF0的复位端和每个DFF1的复位端接采样控制信号，所有D触发器的时钟端与比较器的使能信号相连，DFF0的输入端接地，输出信号Q1接第一个DFF1的输入端并控制开关K1，第一个DFF1的输出信号Q2接第二个DFF1的输入端并控制开关K2，以此类推；第二D触发器单元包括N个D触发器DFF1，每个DFF1的复位端接采样控制信号，时钟端一一通过开关K1～KN与与非门输出信号连接，输入端一一通过开关K1～KN与比较器输出驱动电路的输出信号连接。本发明有效压缩传统结构带来的延迟时间较长的问题。
一种应用于逐次逼近型模数转换器高速移位寄存器

[发明专利]一种分列式电容阵列结构SAR ADC-CN201810968399.0在审
发明人：徐代果;王健安;陈光炳;付东兵;王育新;徐世六;张正平;袁浚;胡蓉彬 -专利权人：中国电子科技集团公司第二十四研究所
申请日： 2018-08-23 - 公布日： 2018-11-30 - 主分类号： H03M1/38 文献下载
摘要：本发明属于模拟或数模混合集成电路技术领域，涉及一种分列式电容阵列结构SAR ADC，所述SAR ADC包括高位电容阵列、低位电容阵列以及比较器；所述高位电容阵列和低位电容阵列之间通过一个单位电容相连，高位电容阵列各个电容的上极板均连接采样开关对输入信号Vin进行采样，同时其上极板也连接比较器的输入端，高位电容阵列各个电容的下级板分别通过高位开关阵列连接基准电压VREFP或者VREFN；低位电容阵列各个电容的上极板通过接地开关S_P与地相连，低位电容阵列各个电容的下级板分别通过低位开关阵列连接基准电压VREFP或者VREFN。本发明提高了整个电容阵列的匹配精度，提升了SAR ADC的精度。
电容阵列电容低位上极板分列式基准电压阵列连接比较器数模混合集成电路采样开关单位电容低位开关高位开关接地开关下级输入端采样匹配

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