[发明专利]分频器、分频器系统及分频处理方法有效
| 申请号： | 201611113460.0 | 申请日： | 2016-12-06 |
| 公开（公告）号： | CN106685412B8 | 公开（公告）日： | 2020-01-10 |
| 发明（设计）人： | 包朝伟;张卫波 | 申请（专利权）人： | 浙江大学;深圳市紫光同创电子有限公司 |
| 主分类号： | H03K21/10 | 分类号： | H03K21/10;H03K23/00 |
| 代理公司： | 44281 深圳鼎合诚知识产权代理有限公司 | 代理人： | 江婷 |
| 地址： | 310027*** | 国省代码： | 浙江;33 |
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| 摘要： | 本发明公开了一种分频器、分频器系统及分频处理方法，分频器包括主分频器模块和辅助分频器模块，且主分频器模块和辅助分频器模块与分频器配置模块连接，接收分频器配置模块配置的分频参数进行分频配置；二者的输入端与待分频处理的时钟信号连接，输出端与时钟逻辑处理模块连接，同时主分频器模块的输出端与辅助分频器模块使能控制端连接控制其分频功能的使能；二者根据各自的分频配置将待分频处理的时钟信号进行分频处理后输至时钟逻辑处理模块进行处理得到输出时钟信号。本发明中的分频参数可以由分频器配置模块进行灵活配置，通过分频器可以产生任意整数分频和占空比可变的时钟信号，能很好的满足FPGA等需要不同属性的多时钟应用场景。 | ||
| 搜索关键词： | 分频器 系统 分频 处理 方法 | ||
【主权项】：
1.一种分频器，其特征在于，包括主分频器模块和辅助分频器模块；/n所述主分频器模块和所述辅助分频器模块与分频器配置模块连接，接收所述分频器配置模块配置的分频参数进行分频配置；/n所述主分频器模块和所述辅助分频器模块的输入端与待分频处理的时钟信号连接，输出端与时钟逻辑处理模块连接；所述主分频器模块的输出端与所述辅助分频器模块的分频使能控制端连接；/n所述主分频器模块根据自身的分频配置将所述待分频处理的时钟信号进行分频处理后输出至所述时钟逻辑处理模块和所述辅助分频器模块的分频使能控制端，其分频处理后输出的时钟信号控制所述辅助分频器模块分频功能的使能；/n所述辅助分频器模块根据自身的分频配置将所述待分频处理的时钟信号进行分频处理后输出至所述时钟逻辑处理模块；/n所述时钟逻辑处理模块将所述主分频器模块和所述辅助分频器模块输出的时钟信号进行处理后得到输出时钟信号进行输出。/n
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