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[发明专利]电路、电子器件及其形成方法-CN201910341339.0有效
发明人： M·阿加姆;A·苏沃哈诺维;J·C·J·让森斯 -专利权人：半导体元件工业有限责任公司
申请日： 2019-04-26 - 公布日： 2023-05-23 - 主分类号： H01L27/06 文献下载
摘要：本公开涉及电路、电子器件及其形成方法。一方面，电路可包括第一晶体管，其中发射极耦接到发射极端子，并且基极耦接到基极端子；第二晶体管，其中集电极耦接到衬底端子，并且基极耦接到第一晶体管的集电极；以及部件，部件具有整流结，其中第一端子耦接到第一晶体管的集电极，并且第二端子耦接到电路的集电极端子。在另一方面，电子器件可包括衬底，衬底具有第一半导体区域；第二半导体区域；以及第三半导体区域；第一沟槽隔离结构，第一沟槽隔离结构从主表面延伸穿过第三半导体区域并且终止在第二半导体区域内；以及发射极区域，其耦接到电子器件的发射极端子。电路和电子器件可允许高电压双极结型晶体管具有良好的β并且形成在相对小的区域中。
电路电子器件及其形成方法

[发明专利]具有用于自隔离掩埋层的偏置结构的半导体器件及其方法-CN201810254940.1有效
发明人： M·阿加姆;J·C·J·杰森斯;B·格瑞恩伍德;S·豪斯;A·苏沃哈诺维 -专利权人：半导体元件工业有限责任公司
申请日： 2018-03-27 - 公布日： 2023-04-14 - 主分类号： H01L21/762 文献下载
摘要：本公开涉及具有用于自隔离掩埋层的偏置结构的半导体器件及其方法。本发明公开了一种半导体器件，所述半导体器件包括浮动掩埋掺杂区域、设置在所述浮动掩埋掺杂区域与第一主表面之间的第一掺杂区域、以及设置在所述浮动掩埋掺杂区域与第二主表面之间的半导体区域。沟槽隔离部分从所述第一主表面延伸并且终止于所述半导体区域内以限定有源区域。绝缘沟槽结构横向地设置在所述沟槽隔离部分之间，终止于所述浮动掩埋掺杂区域内，并且限定所述有源区域的第一部分和第二部分。偏置半导体器件在所述第一部分内，且功能半导体器件在所述第二部分内。所述偏置半导体器件适于设定所述浮动掩埋掺杂区域的电势并且适于将寄生电流转移离开所述功能半导体器件。
具有用于隔离掩埋偏置结构半导体器件及其方法

[发明专利]位于SOI衬底上的具有沟槽改进的电流路径的高压二极管-CN202010482768.2在审
发明人： J·皮杰卡克;M·阿加姆;J·C·J·杰森斯 -专利权人：半导体元件工业有限责任公司
申请日： 2020-06-01 - 公布日： 2020-12-25 - 主分类号： H01L29/861 文献下载
摘要：本发明题为“位于SOI衬底上的具有沟槽改进的电流路径的高压二极管”。本发明公开了一种半导体器件，该半导体器件可包括绝缘体上硅(SOI)衬底和形成于SOI衬底上的二极管，该二极管包括阴极区域和阳极区域。该半导体器件可包括至少一个击穿电压沟槽，该至少一个击穿电压沟槽设置在阴极区域的边缘处，并且位于阴极区域与阳极区域之间。
位于 soi 衬底具有沟槽改进电流路径高压二极管

[发明专利]电子器件-CN202010029159.1在审
发明人： M·阿加姆;J·皮杰卡克;J·C·J·让森斯 -专利权人：半导体元件工业有限责任公司
申请日： 2020-01-10 - 公布日： 2020-09-22 - 主分类号： H01L21/76 文献下载
摘要：本发明题为“电子器件”。本发明公开了一种电子器件。所述电子器件可以包括限定沟槽的衬底。在一个实施方案中，半导体主体可以在所述沟槽内，其中，所述半导体主体具有至少0.05欧姆‑厘米的电阻率，并且与所述衬底电隔离。在一个实施方案中，电子部件可以在所述半导体主体内。所述电子部件可以是电阻器或二极管。在一个特定实施方案中，所述半导体主体具有上表面，所述电子部件在上表面内并沿着所述上表面，并且与所述半导体主体的底部间隔开。在另外的实施方案中，所述电子器件还可以包括在所述衬底的有源区内的第一电子部件、在所述沟槽内的隔离结构和在所述隔离结构内的第二电子部件。
电子器件

[发明专利]具有优化的漏极终止的半导体器件及其方法-CN201910675766.2在审
发明人： J·C·J·让森斯;J·皮杰卡克;M·阿加姆 -专利权人：半导体元件工业有限责任公司
申请日： 2019-07-25 - 公布日： 2020-03-03 - 主分类号： H01L29/78 文献下载
摘要：本发明题为“具有优化的漏极终止的半导体器件及其方法”。所公开的实施方案的系统和方法包括一种半导体器件结构，该半导体器件结构具有半导体基板。半导体基板具有第一主表面、相对的第二主表面、第一导电类型的第一掺杂区，该第一掺杂区设置在第一主表面下方、和第一导电类型的半导体区，该半导体区设置在第一掺杂区与第二主表面之间。半导体器件还可以包括沟槽隔离结构，该沟槽隔离结构包括由绝缘沟槽衬垫包围的导电沟槽填充物。沟槽隔离结构从第一主表面延伸穿过第一掺杂区并延伸到半导体区中。半导体器件还可以包括设置有漏极结构的半导体器件，以及连接结构，该连接结构形成在沟槽隔离结构的导电沟槽填充物与漏极区之间。
具有优化终止半导体器件及其方法

[实用新型]电子器件-CN201920166835.2有效
发明人： M·阿加姆 -专利权人：半导体元件工业有限责任公司
申请日： 2019-01-31 - 公布日： 2020-01-03 - 主分类号： H01L29/808 文献下载
摘要：本实用新型题为“电子器件”。本公开涉及一种电子器件。电子器件可以包括JFET，所述JFET覆盖在衬底上面并包括第一阱区和具有相反的导电类型的第二阱区，所述第一阱区包括漏极区或源极区或两者。所述第二阱区可以设置在所述第一阱区内并包括所述JFET的栅极电极。如本文所述的实施方案可以用于形成与n沟道MISFET和p沟道MISFET集成的JFET，而不必向现有方法流程添加额外的掩蔽或其他方法操作。
阱区电子器件掩蔽本实用新型导电类型栅极电极漏极区源极区衬底覆盖

[实用新型]用于具有自偏置掩埋层的半导体器件的隔离结构-CN201821166620.2有效
发明人： M·阿加姆;J·C·J·杰森斯;J·皮杰卡;T·姚;M·格瑞斯伍尔德;陈渭泽 -专利权人：半导体元件工业有限责任公司
申请日： 2018-07-23 - 公布日： 2019-03-22 - 主分类号： H01L27/105 文献下载
摘要：本实用新型公开了一种用于具有自偏置掩埋层的半导体器件的隔离结构，包括浮动掩埋掺杂区、设置在浮动掩埋掺杂区与第一主表面之间的第一掺杂区、以及设置在浮动掩埋掺杂区与第二主表面之间的半导体区。沟槽隔离结构从所述第一主表面延伸且终止于所述半导体区内，并且所述浮动掩埋掺杂区邻接所述沟槽隔离结构。第二掺杂区设置在所述第一掺杂区中，具有与所述第一掺杂区相反的导电类型。第一隔离器件设置在所述第一掺杂区中，并且被配置为将注入到所述半导体器件中的电流从其他区域转移，从而延迟内部SCR结构的触发。在一个实施方案中，第二隔离结构设置在所述第一掺杂区内，并且被配置为破坏沿着所述沟槽隔离结构的侧壁表面的泄漏路径。
掺杂区沟槽隔离结构半导体器件隔离结构掩埋浮动掩埋层主表面自偏置本实用新型主表面延伸半导体区侧壁表面导电类型隔离器件区域转移泄漏路径邻接触发配置半导体延迟掺杂

[实用新型]电子器件-CN201620943662.7有效
发明人： M·阿加姆;L·塞里加;T·姚;J·皮杰卡克;G·H·罗切尔特 -专利权人：半导体元件工业有限责任公司
申请日： 2016-08-25 - 公布日： 2017-03-08 - 主分类号： H01L29/78 文献下载
摘要：本公开涉及电子器件，所述电子器件可包括具有主表面的半导体层；与所述主表面相邻的漂移区；与所述漂移区相邻并且与所述漂移区相比延伸到所述半导体层中更深处的漏极区；与所述主表面间隔开的降低表面场区；覆盖在所述漏极区上的绝缘层，以及穿过所述绝缘层延伸到所述漏极区的触点。在一实施方案中，所述漏极区可包括下沉区域，所述下沉区域允许在过压事件期间发生对所述降低表面场区的体击穿，其中所述体击穿发生在所述漂移区外部，并且在一具体实施方案中，远离浅沟槽隔离结构或其他敏感结构。根据本公开的实施例，可以提供具有改进性能和更长寿命的电子器件。
电子器件

[实用新型]电子器件-CN201520459794.8有效
发明人： M·阿加姆;T·姚;M·康姆瑞德 -专利权人：半导体元件工业有限责任公司
申请日： 2015-06-30 - 公布日： 2015-12-23 - 主分类号： H01L27/02 文献下载
摘要：本实用新型涉及电子器件。本实用新型的一个目的是解决与现有技术中存在的一个或更多个问题相关的问题。一种电子器件可包括具有主表面的半导体层和隔离结构。隔离结构可包含处于半导体层内并且具有第一导电性的第一阱区域、处于半导体层内并且具有与第一导电类型相反的第二导电类型的第二阱区域和处于半导体层内并且具有第一导电类型的第三阱区域。第二阱区域可被设置在第一和第三阱区域之间。第一、第二和第三阱区域可相互电连接。电子器件可有助于允许静电放电或类似事件中的更多电子在电子不成为问题的位置流动。可在不增加任何处理操作的情况下通过改变现有掩模实现形成电子器件的过程。
电子器件

[实用新型]半导体器件的结构-CN201520117444.3有效
发明人： M·阿加姆;T·C·H·姚 -专利权人：半导体元件工业有限责任公司
申请日： 2015-02-27 - 公布日： 2015-09-30 - 主分类号： H01L29/78 文献下载
摘要：本实用新型涉及半导体器件的结构。提供了半导体器件，包括：半导体衬底；第一半导体区，形成为在半导体衬底上掺杂区；漂移区，形成为在第一半导体区内并在半导体衬底上的第一导电类型第一掺杂区，漂移区有第一掺杂浓度；第一漏极区，在漂移区内形成为第一导电类型第二掺杂区，第一漏极区有大于第一掺杂浓度第二掺杂浓度；第一漏极区内的第一导电类型第二漏极区，第二漏极区有大于第二掺杂浓度的第三掺杂浓度；第一半导体区中的第二导电类型体区，横向地间隔远离漂移区；体区中的第一导电类型源极区；以及第二导电类型埋置区，埋置区在源极区、体区的至少一部分以及漂移区的至少一部分之下，不在第一漏极区和第二漏极区之下。
半导体器件结构

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