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[发明专利]堆叠元件-CN201911166129.9在审
发明人：张丰愿;刘钦洲;钱清河;黄博祥;曾嘉辉 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-11-25 - 公布日： 2020-06-05 - 主分类号： H01L23/48 文献下载
摘要：提供一种堆叠元件及用于元件的布局设计方法，该元件包括两个或两个以上相同结构。每一元件可具有第一晶粒、堆叠在该第一晶粒上的第二晶粒，及堆叠在该第二晶粒上的第三晶粒。第二晶粒可包括第一穿透硅通孔(TSV)及第一电路，且第三晶粒包括第二TSV及第二电路。第一TSV及第二TSV可线性共同延伸。第一及第二电路可各自为逻辑电路，该逻辑电路具有用于产生晶粒识别符的比较器及计数器。相应元件晶粒的计数器可在晶粒之间串列连接。每一晶粒可使用相同遮罩制造，但保留唯一的逻辑识别符。晶粒堆叠中的给定晶粒可因此通过相同晶粒布局中的单个路径定址。
堆叠元件

[发明专利]集成电路装置、互连元件晶粒及集成晶片上系统制造方法-CN201911188326.0在审
发明人：张丰愿;刘钦洲;钱清河;叶政宏;李惠宇;黄博祥;郑儀侃 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-11-28 - 公布日： 2020-06-05 - 主分类号： H01L25/18 文献下载
摘要：一种集成电路装置，例如一计算机系统，包括一互连元件晶粒及至少两个附加集成晶片上系统(System on Integrated Chip,SOIC)晶粒以面朝面(Face to Face,F2F)堆叠于该互连元件晶粒上。该互连元件晶粒包括在一表面上的电连接器，以致能连接到和/或多个附加SOIC晶粒之间。该互连元件晶粒包括是一集成扇出结构(Integrated Fan Out,InFO)的至少一重布电路结构及至少一硅穿孔(Through‑Silicon Via,TSV)。该TSV致能于一信号线、电源线或地线之间，从该互连元件晶粒的一相对表面至该重布电路结构和/或电连接器的连结。该附加SOIC晶粒的至少一个堆叠成面朝背(Face to Back,F2B)的一个三维集成电路(Three‑Dimensional Integrated Circuit,3DIC)晶粒。
集成电路装置互连元件晶粒集成晶片系统制造方法

[发明专利]通孔结构-CN201910639859.X在审
发明人：张丰愿;刘钦洲;钱清河;叶政宏;黄博祥;詹森博;郑仪侃;水修铨 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-07-16 - 公布日： 2020-02-14 - 主分类号： H01L23/48 文献下载
摘要：三维集成电路(IC)封装的通孔结构的结构及方法。通孔结构包括：中间部分，延伸穿过平面结构；以及第一端及第二端，各自连接到中间部分且位于平面结构的不同侧上。第一端及第二端中的一者或多者包括多个通孔及准金属层中的一者或多者。
平面结构通孔结构三维集成电路延伸穿过第一端准金属通孔封装

[发明专利]电容载板-CN201910671248.3在审
发明人：张丰愿;叶政宏;张湘和;黄博祥;钱清河;陈胜雄;可汗·亚法特伯·阿朗;张克正;刘钦洲;郑儀侃 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-07-24 - 公布日： 2020-02-11 - 主分类号： H01G2/06 文献下载
摘要：一种载板包括多个电容器、多个第一连接器与多个第二连接器。电容器位于第一导电层与第二导电层之间。每个第一连接器将每个电容器的第一导电板连接到第一信号线。每个第二连接器将每个电容器的第二导电板连接到第二信号线。第一连接器沿着载板的第一尺寸与第二连接器交替散布，并且第一连接器与相邻的第二连接器间隔开。
电容器第二连接器第一连接器导电板载板第二导电层第一导电层第二信号散布

[发明专利]半导体结构-CN201910640542.8在审
发明人：张丰愿;刘钦洲;钱清河;黄博祥;诺·穆罕默德·艾杜维蒂尔 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-07-16 - 公布日： 2020-01-24 - 主分类号： H01L23/538 文献下载
摘要：本揭露的一些实施方式说明一种半导体结构。半导体结构包括第一晶片，第一晶片具有第一导线与形成在第一导线上的第一导电岛。第一晶片还包括第一复数通孔，第一复数通孔形成在第一导电岛中，且电性耦接至第一导线。半导体结构还包括接合至第一晶片的第二晶片，其中第二晶片包括第二导线与形成在第二导线上的第二导电岛。第二晶片还包括第二复数通孔，第二复数通孔形成在第二导电岛中，且电性耦接至第二导线。
晶片复数通孔导电岛半导体结构电性耦接接合

[发明专利]散热结构-CN201910580121.0在审
发明人：黄博祥;刘钦洲;钱清河;张丰愿;李惠宇 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-06-28 - 公布日： 2020-01-07 - 主分类号： H01L23/367 文献下载
摘要：本揭露描述了可以在三维系统整合晶片结构的功能区域或非功能区域中形成的散热结构。在一些实施例中，散热结构将记忆体晶粒或晶片的平均操作温度维持为低于约90℃。例如，结构包括具有晶片层的堆叠，其中每个晶片层包括一或多个晶片和边缘部分。此结构还包括设置在每个晶片层的边缘部分上的热界面材料、设置在堆叠的顶部晶片层上方的热界面材料层，以及在热界面材料层上方的散热器。
晶片层热界面材料层散热结构堆叠晶片散热器非功能区域热界面材料晶粒顶部晶片功能区域三维系统温度维持整合晶片记忆体

[发明专利]定义氧化层（OD）梯度减小的半导体器件及其制作方法-CN201410048069.1有效
发明人：庄易霖;顾峻诚;钱清河;张简维平 -专利权人：台湾积体电路制造股份有限公司
申请日： 2014-02-11 - 公布日： 2018-02-13 - 主分类号： H01L27/02 文献下载
摘要：本发明提供了一种使集成电路（IC）半导体器件中的定义氧化层（OD）密度梯度减小的方法，所述集成电路（IC）半导体器件具有置放布局和与该置放布局相关联的一套设计规则检查（DRC）规则。该方法包括根据对应于置放布局的OD密度信息计算插入区域中的OD密度以确定OD密度梯度。该方法还包括选择伪单元并将伪单元增加到至少一个插入区域以使OD密度梯度减小。
定义氧化 od 梯度减小半导体器件及其制作方法