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[发明专利]具有比字线更厚的选择栅极电极的三维存储器器件及其制造方法-CN201780061839.8有效
发明人： K.重村;有吉润一;M.堤;佐野道明;张艳丽;R.马卡拉;J.刘;M.乔杜里;J.阿尔斯梅尔 -专利权人：桑迪士克科技有限责任公司
申请日： 2017-09-05 - 公布日： 2023-06-09 - 主分类号： H10B43/27 文献下载
摘要：本发明提供了一种三维存储器器件，所述三维存储器器件包括位于衬底上的绝缘层和导电层的交替堆叠体，所述交替堆叠体具有存储器阵列区域和包含阶梯表面的接触区域，以及具有半导体沟道和延伸穿过所述交替堆叠体的所述存储器阵列区域的存储器膜的存储器堆叠结构。所述导电层包括漏极选择栅极电极和字线，其中所述漏极选择栅极电极比每个所述字线更厚。
具有字线更厚选择栅极电极三维存储器器件及其制造方法

[发明专利]具有无短路源极选择栅极接触通孔结构的三维存储器器件及其制造方法-CN201780002980.0在审
发明人： 有吉润一 -专利权人：桑迪士克科技有限责任公司
申请日： 2017-11-28 - 公布日： 2018-11-23 - 主分类号： H01L27/11565 文献下载
摘要：通过改变支撑柱结构的图案，使得从其中形成源极选择栅极接触通孔结构的区域中省略支撑柱结构，可以防止由源极选择级接触通孔结构和支撑柱结构的未对准导致的电短路。源极选择级导电层上面的级处的绝缘层可以具有足够的厚度，以在形成背侧凹陷期间防止变形。源极选择级接触通孔结构与支撑柱结构之间的最小横向分离距离大于字线级接触通孔结构与支撑柱结构之间的任何最小横向分离距离。
支撑柱结构接触通孔源极横向分离选择栅极绝缘层三维存储器器件导电层电短路未对准凹陷短路省略字线变形图案制造

[发明专利]半导体集成电路装置及其制造方法-CN201510016305.6有效
发明人：松浦克好;有吉润一 -专利权人：三重富士通半导体股份有限公司
申请日： 2015-01-13 - 公布日： 2018-11-02 - 主分类号： H01L29/78 文献下载
摘要：提供了一种半导体集成电路装置及其制造方式。该装置包括第一绝缘栅极晶体管，其包括：第一导电类型的第一阱区、第一栅电极、第一导电类型的第一沟道掺杂区、第二导电类型的第一延伸区、第一源极区和第二源极区以及第二导电类型的第一镇流电阻，该第一镇流电阻的峰值杂质浓度低于第一延伸区的峰值杂质浓度，并且第一镇流电阻的深度大于第一延伸区的深度。采用本申请的方案，使得由镇流电阻引起的泄露电流减少，同时，泄露电流的不一致性减小。并且，使该镇流电阻的峰值杂质浓度小于延伸区中的峰值杂质浓度，并且镇流电阻的深度大于延伸区的深度。
镇流电阻延伸区半导体集成电路装置第一导电类型导电类型泄露电流源极区绝缘栅极晶体管沟道掺杂区不一致性栅电极电阻减小阱区制造申请

[发明专利]半导体器件及其制造方法-CN200610162404.6有效
发明人：江间泰示;浅野正义;姊崎彻;有吉润一 -专利权人：富士通株式会社
申请日： 2006-11-22 - 公布日： 2008-01-02 - 主分类号： H01L27/04 文献下载
摘要：根据本发明提供了一种半导体器件，包括：p型硅衬底；形成在该硅衬底中的浅n阱；形成在该硅衬底中的浅n阱旁边的浅p阱；以及形成在该硅衬底中的浅p阱旁边的深n阱，并且该深n阱比该浅p阱深。此外，在该硅衬底中的浅p阱和深n阱之间形成有深p阱，该深p阱比该浅p阱深。
半导体器件及其制造方法

[发明专利]半导体器件及其制造方法-CN03154352.9有效
发明人： 有吉润一;鸟井智史 -专利权人：富士通株式会社
申请日： 2003-08-21 - 公布日： 2004-04-07 - 主分类号： H01L29/78 文献下载
摘要：在上面形成了栅电极和LDD层的半导体基片上，形成作为硅化物区的SiN膜。在SiN膜上设置与LDD层相联的开口。通过该开口将杂质引入到LDD层从而形成源/漏层，并对其表面进行硅化处理而形成硅化物膜。接着形成SiO₂夹层绝缘膜，并在对SiO₂的蚀刻速度高于对SiN的蚀刻速度的条件下对该膜进行蚀刻，从而形成由夹层绝缘膜的上表面经过开口到达LDD层的接触孔。
半导体器件及其制造方法

[发明专利]半导体器件的制造方法-CN02104997.1有效
发明人：山田顺治;山田裕;有吉润一 -专利权人：三洋电机株式会社
申请日： 2002-03-29 - 公布日： 2002-12-18 - 主分类号： H01L21/822 文献下载
摘要：本发明的课题是,确立在向构成掩模ROM的各元件进行信息写入时,切换输出端的输出状态的制造技术。其特征在于,包括经栅极绝缘膜5在半导体衬底1上形成栅电极8的工序;与该栅电极8相邻接地形成源、漏区的工序;经覆盖上述栅电极8的层间绝缘膜14形成Al布线15的工序;以及通过以在上述Al布线15上形成的光致抗蚀剂23和该Al布线15作为掩模向上述衬底表层注入杂质离子,对构成掩模ROM的各元件写入信息,同时切换输出端的输出状态的工序。
半导体器件制造方法

[发明专利]半导体装置及其制造方法-CN02107352.X有效
发明人：山田顺治;山田裕;有吉润一 -专利权人：三洋电机株式会社
申请日： 2002-03-13 - 公布日： 2002-10-23 - 主分类号： H01L27/04 文献下载
摘要：作为半导体装置的掩膜ROM的稳定制造方法。其一,在基片上间隔栅绝缘膜形成栅电极,邻接该栅电极形成源、漏区,间隔将栅电极遮覆的层间绝缘膜形成铝布线;以铝布线为掩膜在基片表层注入杂质离子,在铝布线上形成保护膜,使得刻蚀所述层间绝缘膜时铝布线不外露。其二,在基片31上间隔栅绝缘膜35形成栅电极38,邻接该栅电极38形成源、漏区,间隔将栅电极38遮覆的层间绝缘膜44形成窄幅与宽幅铝布线45、45A,平坦化处理遮覆铝布线45、45A的SOG膜49,形成层间绝缘膜51;在层间绝缘膜51、44被刻蚀后,以铝布线45、45A上方的光刻胶54和该铝布线45、45A为掩膜向基片表层注入杂质离子;特征是在铝布线45A上形成凹陷部47。
半导体装置及其制造方法

[发明专利]半导体装置的制造方法-CN02106972.7无效
发明人：山田顺治;山田裕;有吉润一 -专利权人：三洋电机株式会社
申请日： 2002-03-08 - 公布日： 2002-10-23 - 主分类号： H01L21/336 文献下载
摘要：半导体装置—掩膜ROM的稳定制造法。其一,在基片上间隔栅绝缘膜形成栅电极,邻接栅电极形成源、漏区,间隔将栅电极遮覆的层间绝缘膜形成铝布线;以在铝布线上形成的光刻胶和该铝布线为掩膜向基片表层注入杂质离子,在设于相邻各元件区域的铝布线上不形成光刻胶。其二,在基片31上间隔栅绝缘膜35形成栅电极38,邻接该栅电极38形成源、漏区,间隔将栅电极38遮覆的层间绝缘膜44形成铝布线45,以所述铝布线45上形成的光刻胶47和该铝布线45为掩膜向基片表层注入杂质离子,特征在向某一元件注入杂质离子的区域和向相邻各元件分别注入杂质离子的区域采用有不同开口部分47a、47b(开口径X3
半导体装置制造方法