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[发明专利]一种石墨烯掩埋散热层和纵向沟道GaN MISFET元胞结构及制备方法-CN201710733462.8有效
发明人：袁俊;黄兴;倪炜江;张敬伟;牛喜平;李明山;徐妙玲;窦娟娟;胡羽中 -专利权人：北京华进创威电子有限公司
申请日： 2017-08-24 - 公布日： 2023-10-20 - 主分类号： H01L23/373 文献下载
摘要：本发明公开了一种石墨烯掩埋散热层和纵向沟道GaN MISFET元胞结构及制备方法，该元胞结构从下至上包括衬底、AlN隔离层、石墨烯掩埋散热层、AlN成核层，GaN缓冲层，n型重掺杂GaN层，n型GaN层，p型GaN电子阻挡层、非掺杂GaN层以及AlGaN势垒层；元胞结构的栅槽孔由元胞结构的顶部一直延伸至所述n型GaN层，所述栅槽孔的侧壁及底部均设置有栅介质层。本申请解决了现有常关型GaN MISFET器件不能同时兼具均匀而稳定的大阈值电压、低的器件导通电阻和高开关速率的技术问题，针对GaN基III‑V族材料功率器件中的常关型类别，提出一种具有纵向栅极结构的常关型GaN MISFET器件元胞结构及其制备方法，以实现GaN MISFET器件稳定大阈值电压常关型操作的同时有效降低器件的开启导通电阻。
一种石墨掩埋散热纵向沟道 gan misfet 结构制备方法

[发明专利]一种具有二维电子气去噪屏蔽环的AlGaN紫外探测器-CN201710733463.2有效
发明人：袁俊;倪炜江;黄兴;张敬伟;牛喜平;李明山;徐妙玲;窦娟娟;胡羽中 -专利权人：北京华进创威电子有限公司
申请日： 2017-08-24 - 公布日： 2023-09-08 - 主分类号： H01L31/107 文献下载
摘要：本发明公开了一种具有二维电子气去噪屏蔽环的AlGaN紫外探测器，该探测器从下至上包括衬底、GaN或AlN缓冲层、GaN高掺杂背面导电层、非掺杂GaN层、n型AlGaN有源耗尽区以及p型AlGaN雪崩结；非掺杂GaN层与n型AlGaN有源耗尽区之间构成二维电子气沟道屏蔽结构；p型AlGaN雪崩结的上方设置有雪崩结阳极；探测器还包括各电极结构。本申请可以大幅降低有源区外围及背底产生的暗电流，提高探测器的信噪比和探测效率。器件采用GaN/AlGaN二维结构形成2DEG沟道等电势面作为漏电流和噪声的屏蔽结构，通过2DEG沟道等电势面接地滤除有源区周边和背面衬底的噪声电流，有助于实现低噪声高增益，高信噪比和探测效率的紫外探测器。
一种具有二维电子气去噪屏蔽 algan 紫外探测器

[发明专利]一种半导体器件的制作方法及半导体器件-CN202310682543.5在审
发明人：孙博韬;张敬伟;邱艳丽;徐妙玲;林信南;张晨;修德琦;韩丽楠 -专利权人：北京世纪金光半导体有限公司
申请日： 2023-06-09 - 公布日： 2023-08-22 - 主分类号： H01L29/10 文献下载
摘要：本申请提供了一种半导体器件的制作方法及半导体器件，该制作方法包括：形成外延层，所述外延层具有相对的第一表面和第二表面；在所述第一表面内形成第一阱区以及沟槽；所述沟槽具有一垂直侧壁，所述第一阱区位于与所述垂直侧壁相邻一侧的第一表面内；基于所述沟槽，在所述沟槽所露出的外延层内形成第二阱区和源区；在所述沟槽内形成栅极结构，所述栅极结构位于所述垂直侧壁的表面上；其中，所述第一阱区与所述栅极结构接触，用于形成第一沟道；所述第二阱区与所述栅极结构接触，用于形成第二沟道；所述源区至少包围所述沟槽栅极的底部。
一种半导体器件制作方法

[发明专利]一种半导体器件及其制作方法-CN202310682516.8在审
发明人：张晨;孙博韬;徐妙玲;修德琦;韩丽楠;林信南 -专利权人：北京世纪金光半导体有限公司
申请日： 2023-06-09 - 公布日： 2023-08-22 - 主分类号： H01L29/06 文献下载
摘要：本申请公开了一种半导体器件及其制作方法，半导体器件包括：相对键合固定的单晶硅晶圆和碳化硅晶圆，单晶硅晶圆与碳化硅晶圆之间具有第一绝缘层；碳化硅晶圆具有碳化硅外延层，碳化硅外延层具有相对的第一表面和第二表面，第一表面具有第一区域；单晶硅晶圆包括位于第一区域表面上的第一单晶硅区块；半导体器件包括第一MOS结构，第一MOS结构包括：位于第一区域表面内的第一源极；位于第一区域表面上的第一金属层，第一金属层与第一源极连接，且与第一单晶硅区块绝缘；位于第一区域表面上的第一栅极，第一单晶硅区块复用为第一MOS结构的第一栅极；位于碳化硅晶圆背离单晶硅晶圆一侧的第一漏极。
一种半导体器件及其制作方法

[发明专利]一种SiC MOSFET器件及其制备方法-CN202310565977.7在审
发明人：邱艳丽;孙博韬;徐妙玲;林信南;张晨;修德琦;韩丽楠 -专利权人：北京世纪金光半导体有限公司
申请日： 2023-05-18 - 公布日： 2023-06-27 - 主分类号： H01L29/06 文献下载
摘要：本申请公开了一种SiC MOSFET器件及其制备方法，该SiC MOSFET器件通过在漂移区形成多个间隔排布的反型注入区，使任相邻两个反型注入区和介于该相邻两个反型注入区之间的漂移区构成JFET区，即JFET区向衬底方向延伸，从而使最大电场位置远离器件表面而向漂移区内部转移，还使得最大电场位置和最大电流密度集中的沟道区域相分离，且漂移区电流密度分布更加均匀，因此，器件在短路后的热点不再集中于沟道附近的器件表面，而是更靠近衬底，且更均匀地分布在漂移区，以减少栅氧化层和栅极金属熔化的失效概率，延迟热逃逸发生时间，降低热点温度，提高器件抗短路耐受能力，增大器件短路耐受时间。
一种 sic mosfet 器件及其制备方法

[发明专利]一种超级结结构及其制备方法-CN202310249555.9在审
发明人：孙博韬;张晨;修德琪;韩丽楠;徐妙玲;邱艳丽 -专利权人：北京世纪金光半导体有限公司
申请日： 2023-03-10 - 公布日： 2023-06-23 - 主分类号： H01L29/06 文献下载
摘要：本发明提供了一种超级结结构及其制备方法，该超级结结构包括：衬底、外延层，以及位于外延层背离衬底一侧的凹槽；外延层包括多个分压层和围绕凹槽的掺杂区域，分压层相邻凹槽的一侧延伸至掺杂区域内，衬底与外延层的掺杂类型相同，衬底与分压层的掺杂类型不同，分压层与掺杂区域的掺杂类型相同。该超级结结构中的凹槽和围绕凹槽周围的掺杂区域可以构成内终端结构，并且使分压层匹配这种内终端结构，从而实现内部源漏电压的分压，提供空穴电流的通路，优化了开关性能；通过分压层还可以将电位连接至相同高度下的整个平面，以实现外延层的局部耗尽，减少外延层耗尽的空间电荷对纵向电场的贡献，可以达到降低导通电阻的效果。
一种超级结构及其制备方法

[发明专利]一种多阶梯多沟道的沟槽MOSFET器件及其制备方法-CN202310130245.5在审
发明人： 徐妙玲;孙博韬;邱艳丽;张晨;修德琦;韩丽楠;介芳 -专利权人：北京世纪金光半导体有限公司
申请日： 2023-02-08 - 公布日： 2023-05-30 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种多阶梯多沟道的沟槽MOSFET器件及其制备方法，其中n级阶梯沟槽的设计可在确保栅氧可靠性及反向击穿的基础上，增加单位沟槽元胞的沟道通路提升沟道密度，相邻P+注入未在同一水平位置，即第一掺杂区域、第二掺杂区域和第三掺杂区域未在同一水平位置，有效降低相邻P+区域的JFET效应减小JFET电阻，有效降低了MOSFET晶体管的比导通电阻提升单位面积电流密度，JFET效应低使小电流和大电流下导通电阻变化减小；另一方面在源极附近反并联了肖特基二极管在不影响元胞尺寸的基础上，可显著降低MOSFET晶体管二极管压降，提升芯片的集成度，并且降低了集成肖特基二极管的MOSFET器件的制作成本。
一种阶梯沟道沟槽 mosfet 器件及其制备方法

[发明专利]一种提高栅氧可靠性的MOSFET器件及制备方法-CN202211390761.3在审
发明人：邱艳丽;孙博韬;徐妙玲;张晨;修德琦;韩丽楠 -专利权人：北京世纪金光半导体有限公司
申请日： 2022-11-07 - 公布日： 2023-04-04 - 主分类号： H01L29/06 文献下载
摘要：本发明提供了一种提高栅氧可靠性的MOSFET器件及制备方法，通过在JFET区的两侧形成第一掺杂区域，在所述JFET区背离所述衬底的一侧形成第二掺杂区域，即JFET区上方的栅氧化层是与第二掺杂区域接触的，由于栅氧化层内的电场强度和相接触的第二掺杂区域界面处的电场强度正相关，那么通过第二掺杂区域可进一步降低半导体界面处的电场强度，在漏极加反向高压时第一掺杂区域、第二掺杂区域和外延层会形成空间电荷区，使JFET区夹断，降低与栅氧化层界面的电场，从而起到保护栅氧化层的作用，以此提高MOSFET器件的栅氧可靠性，进而提高MOSFET器件的器件性能。
一种提高可靠性 mosfet 器件制备方法

[发明专利]一种沟槽MOSFET器件及其制备方法-CN202211397181.7在审
发明人： 徐妙玲;孙博韬;张晨;邱艳丽;修德琦;韩丽楠 -专利权人：北京世纪金光半导体有限公司
申请日： 2022-11-09 - 公布日： 2023-03-28 - 主分类号： H01L29/06 文献下载
摘要：本发明提供了一种沟槽MOSFET器件及其制备方法，n级阶梯源极沟槽位于栅极沟槽的底部，相当于栅极沟槽和n级阶梯源极沟槽均在同一沟槽内部可以使元胞尺寸减小，且n级阶梯源极沟槽的设置还可以使n级阶梯源极沟槽底部注入的高掺杂的第五掺杂区域更深，以更好的保护优化栅氧化层底部的电场分布；并且在源极附近还反并联肖特基二极管，在不影响元胞尺寸的基础上可显著降低MOSFET晶体管二极管压降，提升芯片的集成度，降低集成肖特基二极管的MOSFET器件的制作成本；通过多个结构的改进还可以进一步提升电流密度，降低比导通电阻，并且集成肖特基二极管可明显改善肖特基接触面积，进一步提升肖特基二极管反向续流能力。
一种沟槽 mosfet 器件及其制备方法

[发明专利]功率器件的终端结构及功率器件-CN202211488318.X在审
发明人：孙博韬;修德琦;张敬伟;邱艳丽;徐妙玲;张晨;韩丽楠 -专利权人：北京世纪金光半导体有限公司
申请日： 2022-11-25 - 公布日： 2023-03-07 - 主分类号： H01L29/06 文献下载
摘要：本申请公开了一种功率器件的终端结构及功率器件，该终端结构在传统高掺杂场限环终端结构的基础上，在隔离区叠加阵列排布的多个第一点状结构，使得第一点状结构和隔离区的外延层及隔离区背离衬底的表面的界面态相互耗尽，使得隔离区背离衬底的表面呈自然耗尽的准中性状态，那么，在功率器件不断的开通关断过程中，隔离区背离衬底的表面因呈准中性状态而不参与充放电过程，从而抑制器件应用及可靠性试验中缺陷的生长，提高器件击穿电压的稳定性，并大幅降低隔离区的寄生电容。同时，由于隔离区中第一点状结构和隔离区的第二外延层及隔离区背离衬底的表面的界面态相互耗尽，因此，隔离区在整体上呈低掺杂或准中性状态，从而提高器件击穿电压。
功率器件终端结构

[发明专利]一种JTE和掩埋FLR复合终端结构功率器件及其制备方法-CN201810614318.7有效
发明人：袁俊;徐妙玲;黄兴;倪炜江;孙安信 -专利权人：北京世纪金光半导体有限公司
申请日： 2018-06-14 - 公布日： 2022-08-19 - 主分类号： H01L29/06 文献下载
摘要：本发明公开了一种功率器件JTE和掩埋FLR复合终端结构及其制作方法。该新型终端结构主要由三种结构组合而成：在N型（或P型）外延耐压层的结终端区域的上层是与外延层相反掺杂的P型层（外延是P型时则为N型），同时在上层P型层中有离散的多个沟槽环，沟槽中填入了SiO2或其他High‑K介质；在每个沟槽的正下方还有与外延层相反掺杂的P型环掩埋场限环结构，这些P型环的上部与上层的P型层相连接，由此构造成上层是JTE结构，下层是掩埋场限环FLR的复合结构耐压终端。该复合终端结构工艺简单，对JTE浓度或FLR环宽、间距的工艺偏差以及表面电荷不敏感，同时能大幅提高器件终端的耐压能力和减少所需耐压终端的芯片面积。
一种 jte 掩埋 flr 复合终端结构功率器件及其制备方法

[发明专利]一种MOSFET器件的元胞结构-CN202111566045.1在审
发明人：李明山;孙博韬;徐妙玲;张晨;邱艳丽;李天运 -专利权人：北京世纪金光半导体有限公司
申请日： 2021-12-21 - 公布日： 2022-03-22 - 主分类号： H01L29/78 文献下载
摘要：本申请提供了一种MOSFET器件的元胞结构，属于H01L半导体器件的技术领域，为了解决相关技术中MOSFET器件的元胞结构性能欠佳的问题，其包括漂移层、源极构造和栅极构造，其中源极构造和栅极构造间隔排列设置于漂移层顶部，相对每一源极构造设置一第一源接触区、第二源接触区以及基区，第一源接触区和第二源接触区沿漂移层宽度排列且导电类型相反，基区深于第二源接触区且接触第二源接触区，第一源接触区深于基区，所有第二源接触区位于第一源接触区同一侧。该MOSFET器件的元胞结构使MOSFET器件具备更优的性能。
一种 mosfet 器件结构

[发明专利]全方位肖特基接触的沟槽型半导体器件及其制造方法-CN202111538563.2在审
发明人： 徐妙玲;孙博韬;张晨;邱艳丽;修德琦;李天运 -专利权人：北京世纪金光半导体有限公司
申请日： 2021-12-15 - 公布日： 2022-03-22 - 主分类号： H01L29/872 文献下载
摘要：本申请的实施例提供了一种全方位肖特基接触的沟槽型半导体器件及其制造方法，该半导体器件包括：第一掺杂类型的半导体本体，其上表面具有多条沟槽；第二掺杂类型的多个注入区域，其被间隔地设置于所述沟槽的底部且延伸至所述半导体本体内；金属层，其与所述半导体本体的上表面、所述沟槽的侧壁和所述沟槽的底壁接触形成肖特基接触。
全方位肖特基接触沟槽半导体器件及其制造方法

[发明专利]具有内隔离结构的半导体器件及其制作方法-CN202111521843.2有效
发明人：孙博韬;张清纯;徐妙玲;黎磊;张晨;李天运 -专利权人：北京世纪金光半导体有限公司;复旦大学
申请日： 2021-12-14 - 公布日： 2022-03-22 - 主分类号： H01L29/78 文献下载
摘要：本申请公开了一种具有内隔离结构的半导体器件及其制作方法，所述半导体器件包括：半导体衬底；设置在所述半导体衬底一侧表面上的外延层，所述外延层具有相对的第一表面和第二表面；所述第一表面包括在第一方向上依次排布的元胞区、过渡区和终端区；所述第一方向平行于所述半导体衬底；设置在所述第一表面上的氧化层，所述氧化层位于所述过渡区；所述氧化层包括在所述第一方向上依次设置的第一栅氧化层和场氧化层；设置在所述第一表面内的主结区，所述主结区包括第一主结区和第二主结区，所述第一主结区和所述第二主结区之间具有隔离结构。可以降低在开关过程中第一栅氧化层附近的分布压降，从而提高器件对高开关速度或高dV/dt的耐受能力。
具有隔离结构半导体器件及其制作方法

[发明专利]基于自对准的半导体器件及其制作方法-CN202111244067.6有效
发明人：孙博韬;徐妙玲;孙安信;黎磊;张晨;邱艳丽;冯云艳;王志超;李天运 -专利权人：北京世纪金光半导体有限公司
申请日： 2021-10-26 - 公布日： 2022-02-18 - 主分类号： H01L29/78 文献下载
摘要：本申请公开了一种基于自对准的半导体器件及其制作方法，所述半导体器件包括：半导体衬底，具有相对的第一表面和第二表面；设置于所述第一表面的外延层；设置于所述外延层内的第一阱区和第二阱区；设置于所述外延层内的JFET层，所述JFET层包括：第一JFET层和第二JFET层；设置于所述第一阱区朝向所述半导体衬底一侧表面的第一电流扩展层；设置于所述第二阱区朝向所述半导体衬底一侧表面的第二电流扩展层。本方案提出一种新型的电流扩展层掺杂及JFET掺杂与P阱的自对准实现方法，可以同时兼顾JFET电阻及沟道电阻的降低及反向击穿电压的保持及阈值稳定性，实现电流扩展层的更高掺杂及JFET层的更均匀掺杂，从而进一步降低导通电阻。
基于对准半导体器件及其制作方法

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