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[发明专利]面部识别系统及面部识别方法-CN202010146210.7在审
发明人：杨晶;张一 -专利权人： 上海兆芯集成电路有限公司
申请日： 2020-03-05 - 公布日： 2020-07-14 - 主分类号： G06K9/00 文献下载
摘要：本案公开一种面部识别系统及面部识别方法，该面部识别系统包括处理器，该处理器具有人工神经网络，被配置为对人脸图像进行人脸识别、以及活体检测。该人工神经网络包括主干网络、人脸识别子网络、以及活体检测子网络，其中该主干网络之后并行耦接该人脸识别子网络与该活体检测子网络。该处理器通过该主干网络结合该人脸识别子网络进行上述人脸识别。该处理器通过该主干网络结合该活体检测子网络进行上述活体检测。
面部识别系统方法

[发明专利]低压差线性稳压器-CN202010278115.2在审
发明人：金银姬 -专利权人： 上海兆芯集成电路有限公司
申请日： 2020-04-10 - 公布日： 2020-07-14 - 主分类号： G05F3/26 文献下载
摘要：一种低压差线性稳压器，包括误差放大电路、输出级电路与负载单元。接收误差放大电路接收参考电压信号与反馈电压信号，并对参考电压信号与反馈电压信号间的电压差进行放大，以产生放大电压信号。输出级电路耦接误差放大电路，接收放大电压信号，依据放大电压信号产生输出电压信号，依据该输出电压信号产生该反馈电压信号。负载单元耦接输出级电路，以接收输出电压信号。
低压线性稳压器

[发明专利]硬件处理单元、神经网络单元和计算机可用介质-CN201810324108.4有效
发明人：道格拉斯·R·瑞德;G·葛兰·亨利;金·C·霍克;帕尔维兹·帕朗查尔 -专利权人： 上海兆芯集成电路有限公司
申请日： 2018-04-11 - 公布日： 2020-07-14 - 主分类号： G06N3/063 文献下载
摘要：本发明涉及一种硬件处理单元、神经网络单元和计算机可用介质。该硬件处理单元包括：累加器；乘加器，其用于在第一输入和第二输入上接收相应的第一因子和第二因子、并且在第三输入上接收加数，乘加器产生第一因子和第二因子的乘积与加数的总和、并将总和提供于乘加器的输出上；第一复用器，其接收第一操作数、正1和负1并选择其中之一以作为第一因子提供至乘加器；第二复用器，其接收第二操作数、正1和负1并选择其中之一以作为第二因子提供至乘加器；第三复用器，其接收第一操作数和第二操作数并选择其中之一以提供于第三复用器的输出上；以及第四复用器，其接收第三复用器的输出和总和、并选择其中之一以提供至累加器。
硬件处理单元神经网络计算机可用介质

[发明专利]具有阵列宽度可分段之旋转器之神经网络单元-CN201711051737.6有效
发明人： G·葛兰·亨利;金·C·霍克;帕尔维兹·帕朗查尔 -专利权人： 上海兆芯集成电路有限公司
申请日： 2017-10-27 - 公布日： 2020-07-14 - 主分类号： G06N3/063 文献下载
摘要：第一/第二存储器系装载由N个权重/数据字构成之列。N个处理单元中之处理单元J包含一寄存器，一累加器，一算术单元与一多路复用逻辑电路。累加器具有一输出。算术单元执行运算以产生结果，其第一输入接收累加器之输出，第二输入接收第一存储器输出之相对应权重字，第三输入接收寄存器输出之相对应数据字。多路复用逻辑电路接收第二存储器输出之相对应数据字以及处理单元J‑1之寄存器输出之数据字，并输出选定数据字至该寄存器。对于处理单元0而言，处理单元J‑1是处理单元N‑1。处理单元0与N/2之多路复用逻辑电路分别接收处理单元(N/2)‑1与N‑1之寄存器输出之数据字。
具有阵列宽度分段旋转神经网络单元

[发明专利]检测控制装置-CN201810414303.6有效
发明人：李涛;李健;惠志强 -专利权人： 上海兆芯集成电路有限公司
申请日： 2018-05-03 - 公布日： 2020-07-03 - 主分类号： G05B23/02 文献下载
摘要：本发明提供一种检测控制装置，包括一USB连接端口、一第一及一第二检测电路、一控制电路、一第一及一第二开关电路。USB连接端口具有一第一及一第二引脚组。当第一引脚组电性连接一外部装置时，第一检测电路根据第一时间常数产生一第一检测信号。当第二引脚组电性连接外部装置时，第二检测电路根据第二时间常数产生一第二检测信号。控制电路根据第一及第二检测信号，产生一第一及一第二控制信号。第一开关电路根据第一控制信号来控制是否通过第一引脚组与外部装置进行通信。第二开关电路根据第二控制信号来控制是否通过第二引脚组与外部装置进行通信。
检测控制装置

[发明专利]具有存储器阵列的处理器-CN201710947167.2有效
发明人： G·葛兰·亨利;道格拉斯·R·瑞德 -专利权人： 上海兆芯集成电路有限公司
申请日： 2017-10-12 - 公布日： 2020-07-03 - 主分类号： G06N3/063 文献下载
摘要：一种处理器，包括神经网络单元(NNU)和包括处理核心和高速缓存存储器的处理复合体(PC)。NNU包括神经处理单元(NPU)、高速缓存控制逻辑电路(CCL)和存储器阵列(MA)。为了从MA操作以保存用于NPU的阵列的神经网络权重的第一模式转换到MA和CCL作为牺牲高速缓存而操作的第二模式，CCL响应于逐出请求而开始将逐出的高速缓存行缓存到MA中，及响应于加载请求而开始向PC提供在MA中命中的行。为了从所述第二模式转换到所述第一模式，CCL使MA的所有行无效，响应于逐出请求而停止将逐出的高速缓存行缓存到MA中，及响应于加载请求而停止向PC提供行。
具有存储器阵列处理器

[发明专利]芯片组与主机所连接装置的控制方法-CN201710755284.9有效
发明人：惠志强;马红超 -专利权人： 上海兆芯集成电路有限公司
申请日： 2017-08-29 - 公布日： 2020-06-30 - 主分类号： G06F13/42 文献下载
摘要：确实实现连接装置控制的芯片组，包括一链接核心、一协议转换逻辑以及一链接包装器。该链接核心以一连接接口的一第一协议协作。链接包装器实现该第一协议至该连接接口的一第二协议的转换。该协议转换逻辑耦接于该链接核心以及该链接包装器之间，将该链接核心提供的一特定标记塞入一数据载荷再转发至该链接包装器，使该链接包装器耦接的一物理层晶片通过发送该数据载荷给耦接于该连接接口的一装置而正确提供该装置该特定标记。
芯片组主机连接装置控制方法

[发明专利]图形处理装置-CN202010092007.6在审
发明人：张淮声;孙茂鑫;郑巨定 -专利权人： 上海兆芯集成电路有限公司
申请日： 2020-02-14 - 公布日： 2020-06-23 - 主分类号： G06T17/20 文献下载
摘要：一种图形处理装置，包括曲面细分电路以及后段处理电路。曲面细分电路进行曲面细分处理，以将在图像帧中的几何块细分为多个三角形。曲面细分电路还被配置为进行三角形条带化处理，以将所述多个三角形的数据转换为三角形条带的数据。后段处理电路被配置为对所述三角形条带的数据进行后续处理。
图形处理装置

[发明专利]提交高速缓存行的方法和指令高速缓存-CN201711115588.5有效
发明人：布兰特·比恩 -专利权人： 上海兆芯集成电路有限公司
申请日： 2017-11-13 - 公布日： 2020-06-23 - 主分类号： G06F9/38 文献下载
摘要：提供一种提交高速缓存行的方法和指令高速缓存，用于从处理器的响应缓冲器阵列向icache阵列提交高速缓存行的方法包括：在连续的时钟周期期间，向icache阵列和响应缓冲器阵列提供循序地址；在第一时钟周期期间，检测命中响应缓冲器阵列的第一地址；在第一时钟周期之后的第二时钟周期期间，进行第一零时钟提交以从响应缓冲器阵列向icache阵列写入第一高速缓存行；以及在第二时钟周期期间，使作为循序地址其中之一的第二地址旁路。在随后的周期中第二地址可能命中响应缓冲器阵列的假设下，使第二地址旁路。如果第二地址未命中响应缓冲器阵列，则以轻微的罚时重新执行被旁路的地址，其中零时钟提交节省的时间超过该罚时。
提交高速缓存方法指令

[发明专利]读取电路和读取方法-CN201710667350.7有效
发明人：李文晓;陈杰生 -专利权人： 上海兆芯集成电路有限公司
申请日： 2017-08-07 - 公布日： 2020-06-23 - 主分类号： G11C7/12 文献下载
摘要：本发明提供了一种读取电路和读取方法，该读取电路包括一预充电管、一位线选择器电路以及一锁存器电路。预充电管接收一预充电控制信号，且上述预充电管根据上述预充电控制信号被开启或关闭。位线选择器电路耦接至上述预充电管于一节点，且根据一选择信号，选择一位线进行数据的读取。锁存器电路耦接至上述预充电管于上述节点，且输出及锁存上述位线的数据。本发明节省了读取电路的面积，且降低了读取电路所产生的功耗。
读取电路方法

[发明专利]存储器集成电路及其预取方法-CN201811195142.2有效
发明人：余祖法;金杰;李然月 -专利权人： 上海兆芯集成电路有限公司
申请日： 2018-10-15 - 公布日： 2020-06-16 - 主分类号： G06F13/16 文献下载
摘要：本发明提供一种存储器集成电路及其预取方法。存储器集成电路包括接面电路、存储器、存储器控制器与预取加速器电路。接面电路接收外部装置的正常读请求。在预取加速器电路发送预取请求至存储器控制器后，预取加速器电路通过存储器控制器从存储器预取至少一笔预取数据。当在预取加速器电路中的预取数据具有正常读请求的目标数据时，预取加速器电路从所述预取数据中取出目标数据并回传给接面电路。当在预取加速器电路中的预取数据没有目标数据时，预取加速器电路将正常读请求优先于预取请求发送给存储器控制器。
存储器集成电路及其方法

[发明专利]用以改善在处理器中重新执行加载的装置与方法-CN201510866663.6有效
发明人：吉拉德·M·卡尔;柯林·艾迪;葛兰·G·亨利 -专利权人： 上海兆芯集成电路有限公司
申请日： 2015-12-01 - 公布日： 2020-06-12 - 主分类号： G06F9/445 文献下载
摘要：本发明提供一种用以改善在处理器中重新执行加载的装置与方法，所述装置包括第一保留站和第二保留站。第一保留站派送第一加载微指令，且若第一加载微指令是指示从多个规定的资源的其中一个上撷取操作数的规定的加载微指令，在保留总线进行侦测和指示。第二保留站耦接至保留总线，且在第一数量的时钟周期后，派送和第一加载微指令相依的新微指令以进行执行，且若第一加载微指令是规定的加载微指令，第二保留站缓存新微指令的派送，直到第一加载微指令取得操作数。规定的资源包括经由存储器总线耦接至乱序处理器的系统存储器，其中系统存储器包括一或多页表，用以储存虚拟地址和实体地址间的映射。
用以改善处理器重新执行加载装置方法

[发明专利]直接对LZ77引擎输出的标记进行霍夫曼编码程序的硬件数据压缩器-CN201610304841.0有效
发明人： G·葛兰·亨利;泰瑞·派克斯 -专利权人： 上海兆芯集成电路有限公司
申请日： 2016-05-10 - 公布日： 2020-06-12 - 主分类号： H03M7/30 文献下载
摘要：一种硬件数据压缩器，包括LZ77压缩引擎与霍夫曼编码引擎。LZ77压缩引擎扫描字符输入区块并产生标记，此标记为输入区块的词汇字符或用以取代输入区块的字符字符串的反向指针。霍夫曼编码引擎接收LZ77引擎产生的标记，并利用霍夫曼编码表对此标记进行霍夫曼编码程序，以产生压缩输出区块。此硬件数据压缩器不具有内存以中介储存该反向指针。霍夫曼编码引擎直接由LZ77引擎接收LZ77引擎产生的标记，并在LZ77引擎产生下一个标记前输出霍夫曼编码，此霍夫曼编码于霍夫曼编码表中对应至关联于前述标记的符号。
直接 lz77 引擎输出标记进行霍夫曼编码程序硬件数据压缩器

[发明专利]利用使用者指定二维定点算术运算的装置-CN201610866453.1有效
发明人： G·葛兰·亨利;泰瑞·派克斯 -专利权人： 上海兆芯集成电路有限公司
申请日： 2016-09-29 - 公布日： 2020-06-12 - 主分类号： G06F7/575 文献下载
摘要：一种装置，包括多个算术逻辑单元、一缓存器与多个调整单元。各个算术逻辑单元具有一累加器以及一整数算术单元，对整数输入执行整数算术运算并将一系列整数算术运算的结果累加至累加器作为整数累加值。缓存器可利用整数累加值的小数字元数量的指针以及整数输出的小数字元数量的指针进行程序化。其中，累加器的第一位宽度大于整数输出的第二位宽度的两倍。多个调整单元依据程序化于缓存器的整数累加值的小数字元数量的指针与整数输出的小数字元数量的指针，缩放与填满第一位宽度累加值以产生第二位宽度整数输出。
利用使用者指定二维定点算术运算装置

[发明专利]用以改善在处理器中重新执行加载的装置与方法-CN201510930865.2有效
发明人：吉拉德.M.卡尔;柯林.艾迪;G.葛兰.亨利 -专利权人： 上海兆芯集成电路有限公司
申请日： 2015-12-14 - 公布日： 2020-06-09 - 主分类号： G06F9/445 文献下载
摘要：用以改善在处理器中重新执行加载的装置与方法。该装置包括第一保留站和第二保留站。第一保留站派送第一加载微指令，且若第一加载微指令是指示从多个规定的资源的其中一个上提取操作数的规定的加载微指令，在保留总线进行检测和指示。第二保留站耦接至保留总线，且在第一数量的时钟周期后，派送和第一加载微指令相依的新微指令以进行执行，且若第一加载微指令是规定的加载微指令，第二保留站缓存新微指令的派送，直到第一加载微指令取得操作数。规定的资源包括经由存储器总线耦接至乱序处理器的系统存储器，其中系统存储器包括一或多页表，用以存储虚拟地址和物理地址间的映射。
用以改善处理器重新执行加载装置方法