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[发明专利]动态随机存取存储器控制器及其控制方法-CN201710083485.9有效
发明人：陈忱;沈鹏 -专利权人： 上海兆芯集成电路有限公司
申请日： 2017-02-16 - 公布日： 2021-06-01 - 主分类号： G11C11/406 文献下载
摘要：动态随机存取存储器控制器及其控制方法。动态随机存取存储器的再充电(refresh)调度。一指令队列使要发送至一动态随机存取存储器的操作指令在其中排队。一微控制器视该指令队列的内容，在一监控时间单位内交错设立多个第一阶层单堆再充电时间点以及多个第二阶层单堆再充电时间点。
动态随机存取存储器控制器及其控制方法

[发明专利]微指令调度方法及使用此方法的装置-CN201810088159.1有效
发明人：费晓龙 -专利权人： 上海兆芯集成电路有限公司
申请日： 2018-01-30 - 公布日： 2021-06-01 - 主分类号： G06F9/38 文献下载
摘要：本发明的实施例提出一种微指令调度方法，由第一合格检查器执行，至少包含以下步骤：检测由第二合格检查器广播的写回信号；依据写回信号的内容判断是否将第一加载检测计数逻辑的值同步为所述写回信号所携带的第二加载检测计数逻辑的值；当被同步的第一加载检测计数逻辑的值到达预设值时，判断所有加载微指令的执行状态是否为数据高速缓存命中；以及当所有加载微指令的执行状态为数据高速缓存命中且微指令已经被派遣至算术逻辑单元执行时，驱动释放电路以移除保留站队列中微指令。
指令调度方法使用装置

[发明专利]神经网络微处理器与宏指令处理方法-CN201810052752.0有效
发明人：陈静;李晓阳;宋娟丽;黄振华;王惟林;赖瑾 -专利权人： 上海兆芯集成电路有限公司
申请日： 2018-01-19 - 公布日： 2021-06-01 - 主分类号： G06N3/063 文献下载
摘要：本发明提供一种神经网络微处理器与宏指令处理方法。该神经网络微处理器包括一映射表、一微码存储器以及一微码解码有限状态机。该映射表将一宏指令映射至该微码存储器上一微码存储器地址。根据该微码存储器上该微码存储器地址所指示的内容，该微码解码有限状态机解码产生多个微指令。上述多个微指令包括至少一微指令循环。上述微指令循环反复操作一数据路径以完成该宏指令。
神经网络微处理器指令处理方法

[发明专利]指令执行方法及指令执行装置-CN201910504891.7有效
发明人：邹鹏皓;张稚 -专利权人： 上海兆芯集成电路有限公司
申请日： 2019-06-12 - 公布日： 2021-06-01 - 主分类号： G06F9/30 文献下载
摘要：本发明公开一种指令执行方法及指令执行装置。该指令执行装置包含：处理器。处理器包括：指令翻译器(instruction translator)、重排缓冲器(reorder buffer)、架构寄存器(architecture register)以及执行单元。指令翻译器接收宏指令，并将宏指令翻译成为第一微指令、第二微指令及第三微指令；其中，指令翻译器为第一微指令及第二微指令标识相同的原子操作标志；执行单元执行第一微指令，以产生第一执行结果，将第一执行结果存储至一临时寄存器，并执行第二微指令，以产生第二执行结果，将第二执行结果存储至架构寄存器，并执行第三微指令，以从临时寄存器读取第一执行结果并将第一执行结果存入架构寄存器。
指令执行方法装置

[发明专利]线路基板和封装结构-CN201811311537.4有效
发明人：宫振越;庄鑫毅;魏廷佑 -专利权人： 上海兆芯集成电路有限公司
申请日： 2014-12-11 - 公布日： 2021-05-28 - 主分类号： H01L23/498 文献下载
摘要：本发明公开一种线路基板和封装结构。上述线路基板包括一成型材料，具有彼此相对的一芯片侧表面和一焊球侧表面；一第一导电块，内嵌于上述成型材料中，其中上述第一导电块具有一第一数量的第一芯片侧焊垫表面和一第二数量的第一焊球侧焊垫表面，分别从上述芯片侧表面和上述焊球侧表面暴露出来，其中位于上述成型材料内的上述第一导电块的一剖面宽度大于上述第一芯片侧焊垫表面的一第一宽度和上述第一焊球侧焊垫表面的一第二宽度。
线路封装结构

[发明专利]环形总线以及额度分配方法-CN201910074825.0有效
发明人：李然月;金杰;张小龙;李俊萍;唐敏涛 -专利权人： 上海兆芯集成电路有限公司
申请日： 2019-01-25 - 公布日： 2021-05-28 - 主分类号： G06F13/40 文献下载
摘要：本发明提出一种环形总线以及额度分配方法。环形总线包括从设备模块以及多个主设备模块。从设备模块包括注入表以及状态表。从设备模块用以产生额度信号。额度信号包括节点编号以及激活码。多个主设备模块耦接从设备模块，以形成环形路径。从设备模块判断额度信号是否为新注入的额度信号，以选择依据注入表或状态表来决定额度信号的节点编号。从设备模块依据节点编号将额度信号经由环形路径传递至对应于节点编号的主设备模块。从设备模块经由对应的空闲条目来接收消耗掉额度信号的额度的主设备模块所提供的额度要求信号。本发明能够使额度信号的额度正确且公平地分配至多个主设备模块。
环形总线以及额度分配方法

[发明专利]指令执行方法及指令执行装置-CN201910530579.5有效
发明人：邹鹏皓;宋晨晨;张康康;王健斌 -专利权人： 上海兆芯集成电路有限公司
申请日： 2019-06-19 - 公布日： 2021-05-28 - 主分类号： G06F9/28 文献下载
摘要：一种指令执行方法，适用于以一处理器执行，处理器包括寄存器别名表(Register Alias Table，RAT)及保留站(Reservation Station)，指令执行方法包含：藉由该寄存器别名表分别接收第一微指令及第二微指令，该寄存器别名表分别传送该第一微指令及该第二微指令至该保留站中；以及藉由该保留站依据该第一微指令的第一特定消息，为该第一微指令指定多个执行单元之一以执行该第一微指令，且依据该第二微指令的第二特定消息，为该第二微指令指定所述多个执行单元之一以执行该第二微指令；其中，当该保留站判断为该第一微指令及该第二微指令指定的执行单元相同时，则该保留站标示该第二微指令相关于该第一微指令。
指令执行方法装置

[发明专利]指令翻译电路、处理器电路及其执行方法-CN201810618308.0有效
发明人：宋晨晨;费晓龙;凌爱民;管应炳 -专利权人： 上海兆芯集成电路有限公司
申请日： 2018-06-15 - 公布日： 2021-04-20 - 主分类号： G06F9/30 文献下载
摘要：本发明提出一种指令翻译电路、处理器电路及其执行方法。指令翻译电路适于设置在处理器电路中。指令翻译电路包括格式化指令队列、第一指令翻译器、指令侦测电路以及第二指令翻译器。格式化指令队列存储多个格式化宏指令。第一指令翻译器翻译所述多个格式化宏指令的第一格式化宏指令，并且输出第一微指令。当指令侦测电路判断在第一格式化宏指令当中的陷阱位经设置，且第一格式化宏指令的一部分可被提前翻译时，指令侦测电路输出第一陷阱信息。第二指令翻译器依据第一陷阱信息来提前翻译第一格式化宏指令的一部分，以输出第二微指令。
指令翻译电路处理器及其执行方法

[发明专利]图像处理方法及其装置-CN201710983477.X有效
发明人：孔玮曼;王园园;顾宇巍 -专利权人： 上海兆芯集成电路有限公司
申请日： 2017-10-20 - 公布日： 2021-04-20 - 主分类号： G06T1/20 文献下载
摘要：图像处理方法及其装置，以多个切分运算完成载自一系统存储器的一图像的图像处理。图像处理装置内部提供一内部存储器，缓冲存储载自该系统存储器的像素数据。该内部存储器包括一切分运算数据重叠段缓冲器以及一切分运算数据不重叠段缓冲器。该切分运算数据重叠段缓冲器用于缓冲存储后续切分运算还会使用到的像素数据。该切分运算数据不重叠段缓冲器用于缓冲存储后续切分运算不会再使用到的像素数据。
图像处理方法及其装置

[发明专利]神经网络单元-CN201711029711.1有效
发明人： G·葛兰·亨利;金·C·霍克;帕尔维兹·帕朗查尔 -专利权人： 上海兆芯集成电路有限公司
申请日： 2017-10-27 - 公布日： 2021-04-16 - 主分类号： G06N3/04 文献下载
摘要：本发明涉及神经网络单元，其中第一/第二存储器系装载由N个权重/数据字构成之列。N个处理单元中之处理单元J包含第一/第二寄存器，算术单元与第一/第二多路复用逻辑电路。算术单元执行运算以产生结果。第一多路复用逻辑电路对于处理单元0至(N/2)‑1而言系接收第一存储器之权重字J与J+(N/2)，对于处理单元N/2至N‑1而言系接收第一存储器之权重字J与J‑(N/2)，选定输出至第一寄存器。第二多路复用逻辑电路系接收第二存储器之数据字J，接收处理单元J‑1之第二寄存器之数据字，选定输出至第二寄存器。处理单元0与N/2之第二多路复用逻辑电路并分别接收处理单元(N/2)‑1与N‑1之第二寄存器之数据字。
神经网络单元

[发明专利]网络接口控制器-CN201810298515.2有效
发明人：惠志强;王晶洋;邵尉 -专利权人： 上海兆芯集成电路有限公司
申请日： 2018-03-30 - 公布日： 2021-03-23 - 主分类号： H04L29/06 文献下载
摘要：本发明提供一种网络接口控制器，包括数据对齐模块、边界判定模块及校验和模块。数据对齐模块接收原始数据，并将原始数据重新组合为第一有效数据，其中原始数据包括第一层协议的域段及第二层协议的域段。边界判定模块与数据对齐模块并行接收原始数据，并基于原始数据进行边界判定操作以生成边界信息，其中边界信息用以判定第一层协议的域段及第二层协议的域段之间的边界。校验和模块耦接数据对齐模块，经配置以：将第一有效数据拆解为第二有效数据；以及基于边界信息及第二有效数据计算校验和。
网络接口控制器

[发明专利]具有级数运算执行电路的微处理器-CN201810001411.0有效
发明人：陈静;李晓阳;王惟林;赖瑾 -专利权人： 上海兆芯集成电路有限公司
申请日： 2018-01-02 - 公布日： 2021-03-23 - 主分类号： G06F7/544 文献下载
摘要：本发明公开了一种具有级数运算执行电路的微处理器。该微处理器电路，执行一微指令且包括一指令解码器以及一级数运算执行电路。该指令解码器解码该微指令，该微指令的来源对应一不定数以及多个幂系数。该级数运算执行电路，根据该不定数以及该等幂系数，进行一级数运算。该级数运算执行电路以至少一乘法器计算该不定数的多个幂，并藉至少一乘加器对该等幂系数、该不定数及其该等幂进行该级数运算。
具有级数运算执行电路微处理器

[发明专利]串行解串系统以及其差动比较器-CN201910307668.3有效
发明人：邓玉林;马新闻 -专利权人： 上海兆芯集成电路有限公司
申请日： 2019-04-17 - 公布日： 2021-03-23 - 主分类号： G06F13/42 文献下载
摘要：本发明提供一种串行解串系统以及其差动比较器。该串行解串系统，包括多个通道电路、相锁回路电路，第一与第二缓冲器，以及第一与第二电容器。每一该通道电路耦接第一时钟导线及第二时钟导线。锁相回路电路产生包括第一时钟信号及第二时钟信号的第一差动信号。第一缓冲器接收且缓冲输出该第一时钟信号。第二缓冲器接收且缓冲输出该第二时钟信号。第一电容器耦接第一缓冲器的输出端以接收缓冲后的该第一时钟信号，并耦接第一时钟导线以输出第三时钟信号。第二电容器耦接第二缓冲器的输出端以接收缓冲后的该第二时钟信号，并耦接第二时钟导线以输出第四时钟信号，该第三时钟信号及该第四时钟信号形成的第二差动信号的摆幅小于该第一差动信号的摆幅。
串行系统及其差动比较

[发明专利]微指令调度方法及使用此方法的装置-CN201810088322.4有效
发明人：费晓龙 -专利权人： 上海兆芯集成电路有限公司
申请日： 2018-01-30 - 公布日： 2021-03-19 - 主分类号： G06F9/38 文献下载
摘要：本发明的实施例提出一种微指令调度方法，由合格检查器执行，至少包含以下步骤：检测载入执行单元广播的载入写回信号；依据载入写回信号的内容判断是否启动载入检测计数逻辑；当被启动的载入检测计数逻辑到达预设值时，判断载入微指令的执行状态是否为数据高速缓存命中；以及当载入微指令的执行状态为数据高速缓存命中且依赖载入微指令的微指令已经被派遣至算术逻辑单元执行时，驱动释放电路以移除保留站队列中的微指令。
指令调度方法使用装置

[发明专利]网络接口控制器-CN201810295222.9有效
发明人：惠志强;王晶洋;邵尉 -专利权人： 上海兆芯集成电路有限公司
申请日： 2018-03-30 - 公布日： 2021-03-02 - 主分类号： H04L1/24 文献下载
摘要：本发明提供一种网络接口控制器，包括接收模块、边界判定模块、第一校验和计算模块及第二校验和计算模块。接收模块接收数据包，其中数据包包括第一层协议的域段及第二层协议的域段。边界判定模块对数据包进行边界判定操作以生成边界信息，其中边界信息包括第二层协议的域段的长度和边界指示信号。第一校验和计算模块在接收到第二层协议的域段的长度后，完成对应于第一层协议的域段的第一校验和的计算。第二校验和计算模块在收到边界指示信号后，开始计算对应于第二层协议的域段的第二校验和。
网络接口控制器