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[发明专利]微处理器和在微处理器中实现的方法-CN202111020120.4在审
发明人： 柯林·艾迪 -专利权人：圣图尔科技公司
申请日： 2021-09-01 - 公布日： 2021-11-12 - 主分类号： G06F9/22 文献下载
摘要：本发明提供微处理器和在微处理器中实现的方法。在一个实施例中，一种微处理器，包括：转译后备缓冲器(TLB)，其被配置为指示与存储器访问指令试图访问的存储器页的物理页地址相对应的虚拟页地址在TLB中未命中；第一微操作，其与第一存储器访问指令相对应，并且第一微操作被配置为基于第一虚拟页地址在TLB中的未命中来发起第一推测性表查找；以及第二微操作，其与第二存储器访问指令相对应，并且第二微操作被配置为基于比第一微操作更早并且还基于具有与针对第一存储器访问指令的第一虚拟页地址和属性相匹配的虚拟页地址和属性，在第一微操作的当前处理阶段接管第一微操作的现行的第一推测性表查找。
微处理器实现方法

[发明专利]微处理器、高速缓存存储器系统及其中实现的方法-CN202111021600.2在审
发明人： 柯林·艾迪;道格拉斯·R·瑞德 -专利权人：圣图尔科技公司
申请日： 2021-09-01 - 公布日： 2021-11-12 - 主分类号： G06F12/0806 文献下载
摘要：本发明提供微处理器、高速缓存存储器系统及其中实现的方法。在一个实施例中，一种微处理器，包括：第一数据高速缓存；以及第二数据高速缓存，其被配置为处理由第一加载或存储操作引起的第一数据高速缓存中的未命中、以及为了容纳第一加载或存储操作而从第一数据高速缓存的逐出这两者，第二数据高速缓存被配置为基于与逐出相对应的第一状态，在逐出实际上完成之前向第一数据高速缓存指示逐出完成。
微处理器高速缓存存储器系统其中实现方法

[发明专利]以内存访问类型来分配的全关联快取内存-CN201510796823.4有效
发明人：罗德尼·E·虎克;柯林·艾迪;道格拉斯·R·瑞德;约翰·麦可·吉尔 -专利权人：上海兆芯集成电路有限公司
申请日： 2015-11-18 - 公布日： 2020-08-04 - 主分类号： G06F12/02 文献下载
摘要：本发明提供一种全关联快取内存，包括：具有存储组件的阵列；分配单元，用以分配所述阵列的存储组件以因应于在所述快取内存中未命中的内存访问；其中每个所述内存访问具有多个预定内存访问类型(MAT)其中一个相关联的MAT，其中所述MAT由所述快取内存所接收；其中所述阵列的每一个有效存储组件具有所述多个预定MAT其中一个相关联的MAT；其中对于所述多个预定MAT中的每一个MAT来说，所述分配单元保持：计数器，用以计数关联于所述MAT的阵列的有效存储组件的数目；以及对应的阈值；以及其中所述分配单元分配所述阵列的任何一个存储组件以因应于在所述快取内存中未命中的内存访问，除非所述内存访问的MAT的计数已达到对应的阈值，在此情况下，所述分配单元替换关联于所述快取内存的MAT的有效存储组件的其中一个。
内存访问类型分配关联

[发明专利]用以改善在处理器中重新执行加载的装置与方法-CN201510866663.6有效
发明人：吉拉德·M·卡尔;柯林·艾迪;葛兰·G·亨利 -专利权人：上海兆芯集成电路有限公司
申请日： 2015-12-01 - 公布日： 2020-06-12 - 主分类号： G06F9/445 文献下载
摘要：本发明提供一种用以改善在处理器中重新执行加载的装置与方法，所述装置包括第一保留站和第二保留站。第一保留站派送第一加载微指令，且若第一加载微指令是指示从多个规定的资源的其中一个上撷取操作数的规定的加载微指令，在保留总线进行侦测和指示。第二保留站耦接至保留总线，且在第一数量的时钟周期后，派送和第一加载微指令相依的新微指令以进行执行，且若第一加载微指令是规定的加载微指令，第二保留站缓存新微指令的派送，直到第一加载微指令取得操作数。规定的资源包括经由存储器总线耦接至乱序处理器的系统存储器，其中系统存储器包括一或多页表，用以储存虚拟地址和实体地址间的映射。
用以改善处理器重新执行加载装置方法

[发明专利]具备多种替换策略的组相联高速缓存存储器-CN201510796669.0有效
发明人：罗德尼·E·虎克;柯林·艾迪;道格拉斯·R·瑞德;约翰·麦可·吉尔 -专利权人：上海兆芯集成电路有限公司
申请日： 2015-11-18 - 公布日： 2019-06-11 - 主分类号： G06F12/0862 文献下载
摘要：本发明提供一种组相关联快取内存，包括：具有存储组件的阵列，其被布置为M个集合与N个分路；分配单元，用以分配所述阵列的存储组件以因应于在所述快取内存中未命中的内存访问，其中所述内存访问的每一个选取所述M个集合中的一个集合；包裹指定符，用于多个包裹中的每一个包裹，所述包裹指定符用以指定:包含于所述包裹的N个分路的分路子集，其中关联于选定集合的包裹的分路子集相互排斥；以及多个预定替换方案中且关联于所述包裹的其中一个替换方案；以及其中对于每个所述内存访问来说，所述分配单元:选取所述多个包裹的其中一个包裹的包裹指定符以因应于所述内存访问；以及使用关联于所述包裹的替换方案来分配所述包含于包裹的被选取集合的N个分路中的子集。
多样替换策略集合关联内存

[发明专利]组相联高速缓存-CN201510796666.7有效
发明人：罗德尼·E·虎克;柯林·艾迪;道格拉斯·R·瑞德;约翰·麦可·吉尔 -专利权人：上海兆芯集成电路有限公司
申请日： 2015-11-18 - 公布日： 2019-06-11 - 主分类号： G06F12/02 文献下载
摘要：本发明提供一种组相联高速缓存，包括：具有存储组件的阵列，其被布置为M个组与N个分路，其中所述M个组中的每个组属于L个相互排斥的群组中的一个；分配单元，用以分配所述阵列的存储组件以因应于在所述快取内存中未命中的内存访问；其中所述内存访问的每一个选取所述M个组中的一个组；其中每个所述内存访问具有多个预定内存访问类型(MAT)其中一个相关联的MAT，其中所述MAT由所述快取内存所接收；映射用于L个相互排斥的群组中的每一个群组:为所述多个预定MAT中的每一个MAT，用以将所述MAT关联于所述阵列的N个分路中的一个或多个分路的子集；以及其中对于每个所述内存访问来说，所述分配单元分配所述选定组的一个或多个分路的子集中的一个组，所述选定组经由映像关联于内存访问的MAT以及所述L个相互排斥的群组中包括所述选定组的一个群组。
基于内存访问类型组块来分配

[发明专利]处理器以及用于操作处理器的方法-CN201510795191.X有效
发明人：罗德尼·E·虎克;柯林·艾迪;道格拉斯·R·瑞德;约翰·麦可·吉尔 -专利权人：上海兆芯集成电路有限公司
申请日： 2015-11-18 - 公布日： 2019-06-11 - 主分类号： G06F12/0873 文献下载
摘要：本发明提供一种集合关联快取内存，包括：具有存储组件的阵列，其被布置为N个分路；分配单元，用以分配所述阵列的所述存储组件以因应于在所述快取内存中未命中的内存访问；其中，每个所述内存访问具有多个预定内存访问类型(MAT)其中之一个相关联的MAT，其中所述MAT由所述快取内存所接收；映射，为所述多个预定MAT中的每一个MAT，用以将所述MAT关联于子集，所述子集包括所述N个分路中的一个或多个分路；其中对于每个所述内存访问来说，所述分配单元分配所述具有一个或多个分路的子集中的一个分路，所述具有一个或多个分路的子集被所述映射关联于所述内存访问的所述MAT；以及其中，在所述快取内存的操作期间，所述映射可动态地被更新。
基于内存访问类型分路分配

[发明专利]用以改善在处理器中重新执行加载的装置与方法-CN201510869008.6有效
发明人：吉拉德·M·卡尔;柯林·艾迪;葛兰·G·亨利 -专利权人：上海兆芯集成电路有限公司
申请日： 2015-12-01 - 公布日： 2019-06-04 - 主分类号： G06F9/445 文献下载
摘要：一装置包括第一保留站和第二保留站。第一保留站派送第一加载微指令，且若第一加载微指令是指示从多个规定的资源的其中一个而非从核心上的高速缓存上撷取操作数的规定的加载微指令，在保留总线进行侦测和指示。第二保留站耦接至保留总线，且在第一数量的时钟周期之后，派送和第一加载微指令相依的一或多个新微指令以进行执行，以及若在保留总线上指示了，第一加载微指令是规定的加载微指令，第二保留站缓存新微指令的派送，直到第一加载微指令取得操作数。规定的资源包括经由存储器总线耦接至乱序处理器的系统存储器。
微指令加载保留总线操作数耦接存储器总线乱序处理器系统存储器缓存高速缓存时钟周期重新执行处理器侦测撷取

[发明专利]侦测自修正程序码的处理器与方法-CN201710138752.8有效
发明人：布兰特·比恩;柯林·艾迪 -专利权人：上海兆芯集成电路有限公司
申请日： 2017-03-09 - 公布日： 2019-05-07 - 主分类号： G06F9/30 文献下载
摘要：一种侦测自修正程序码的处理器与方法，该处理器与方法依据快取线决定存储器所有权以侦测自修正程序码。所有权队列储存有快取线地址与对应的所有权索引。快取线数据被转译成指令，且每一指令与相关联的储存单元的所有权索引一同被提供。新的每一快取线地址被相对于每一储存指令的目标地址进行比较，且当决定时，每一目标地址被比较于该所有权队列中的每一快取线地址。匹配的储存单元被标记为逾时的，且当依据逾时的储存单元所产生的每一指令准备好退出时产生例外事件。借此，快取线与对应的储存指令间的配对产生例外事件。例外事件刷新处理器以解决潜在的修正的程序码情况。本发明能够提高处理器的效能。
侦测修正程序处理器方法

[发明专利]根据记忆体存取类型的效益并配合积极层级的预取-CN201510810493.X有效
发明人：罗德尼·E·虎克;柯林·艾迪;道格拉斯·R·瑞德;约翰·麦可·吉尔 -专利权人：上海兆芯集成电路有限公司
申请日： 2015-11-20 - 公布日： 2019-04-30 - 主分类号： G06F9/38 文献下载
摘要：处理器包括根据记忆体存取预取资料的预取器，每一记忆体存取与多个预定记忆体存取类型中的记忆体存取类型相关联。处理器也包括用以保存多个分数的表格，前述的分数是用以根据多个预定记忆体存取类型表明预取器预取资料的效益。预取器根据记忆体存取之积极层级预取资料，积极层级并是以表格中的多个分数以及相关联的记忆体存取中的记忆体存取类型所得到。
根据记忆体存取类型效益配合积极层级

[发明专利]处理器和使处理器进行工作的方法-CN201610328850.3有效
发明人： 柯林·艾迪 -专利权人：上海兆芯集成电路有限公司
申请日： 2016-05-17 - 公布日： 2019-04-19 - 主分类号： G06F12/0808 文献下载
摘要：本发明涉及一种处理器和使处理器进行工作的方法。处理器包括转译后备缓冲器(TLB)、指令转译器和存储器子系统。TLB对虚拟向物理的地址转译进行高速缓存。指令转译器包括处理器的微指令集，其包含单个无效页指令。该无效页指令在由处理器执行的情况下，使处理器进行伪转译处理，其中在该伪转译处理中，将虚拟地址提交至TLB以识别该TLB中与虚拟地址匹配的匹配条目。存储器子系统使TLB中的匹配条目无效。TLB可以包括数据TLB和指令TLB。存储器子系统可以包括表查找引擎，其中该表查找引擎进行伪表查找以使TLB以及一个或多个分页高速缓存器中的条目无效。无效页指令可以指定仅被表示为本地的条目的无效。
处理器进行工作方法

[发明专利]考虑到内存访问类型的快取内存替换策略-CN201510799504.9有效
发明人：罗德尼·E·虎克;柯林·艾迪;道格拉斯·R·瑞德;约翰·麦可·吉尔 -专利权人：上海兆芯集成电路有限公司
申请日： 2015-11-18 - 公布日： 2019-04-16 - 主分类号： G06F12/02 文献下载
摘要：一种集合关联快取内存包括：具有存储组件的阵列被布置为M个集合与N个分路；分配单元分配阵列的存储组件以因应于在快取内存中未命中的内存访问，内存访问的每一个选取M个集合中的一个集合；其中每个内存访问具有多个预定内存访问类型(MAT)其中一个相关联的MAT，MAT由快取内存所接收；阵列的每个有效存储组件具有多个预定MAT其中一个相关联的MAT；用于多个预定MAT中的每一个MAT的映射，映射包括MAT优先级；其中因应于在快取内存中未命中的内存访问，分配单元判定出所选定集合的第一分路和第二分路以基于替换策略来做替换；以及当第一分路的MAT优先级高于第二分路的MAT优先级，替换第二分路第一分路。
考虑到内存访问类型替换策略

[发明专利]用以改善在处理器中重新执行加载的装置与方法-CN201510869010.3有效
发明人：吉拉德·M·卡尔;柯林·艾迪;葛兰·G·亨利 -专利权人：上海兆芯集成电路有限公司
申请日： 2015-12-01 - 公布日： 2019-04-09 - 主分类号： G06F9/38 文献下载
摘要：一装置包括第一保留站和第二保留站。第一保留站派送第一加载微指令，且若第一加载微指令是指示从规定的资源而非从核心上的高速缓存上撷取操作数的规定的加载微指令，在保留总线进行侦测和指示。第二保留站耦接至保留总线，且在第一数量的时钟周期后，派送相依的新微指令，以及若在保留总线上指示了第一加载微指令是规定的加载微指令，缓存新微指令的派送，直到第一加载微指令取得操作数。多个规定的资源包括经由存储器总线耦接至乱序处理器的系统存储器，其中规定的加载微指令用以决定系统存储器的写入结合的存储器空间。
用以改善处理器重新执行加载装置方法

[发明专利]用以改善在处理器中重新执行加载的装置与方法-CN201510867341.3有效
发明人：吉拉德·M·卡尔;柯林·艾迪;葛兰·G·亨利 -专利权人：上海兆芯集成电路有限公司
申请日： 2015-12-01 - 公布日： 2019-04-09 - 主分类号： G06F9/38 文献下载
摘要：一装置包括第一保留站和第二保留站。第一保留站派送第一加载微指令，且若第一加载微指令是指向多个非核心资源的其中一个的多个规定的加载微指令的其中一个，在保留总线进行侦测和指示。第二保留站耦接至保留总线，且在第一数量的时钟周期后，派送和第一加载微指令相依的新微指令，且若第一加载微指令是规定的加载微指令，第二保留站缓存新微指令，直到第一加载微指令取得操作数。非核心资源包括经由联合测试工作群组接口，通过规定的加载微指令被程序化的随机存取存储器，当初始化时，乱序处理器存取随机存取存储器以决定规定的加载微指令。
用以改善处理器重新执行加载装置方法

[发明专利]用以改善在处理器中重新执行加载的装置与方法-CN201510867617.8有效
发明人：吉拉德·M·卡尔;柯林·艾迪;葛兰·G·亨利 -专利权人：上海兆芯集成电路有限公司
申请日： 2015-12-01 - 公布日： 2019-04-09 - 主分类号： G06F9/38 文献下载
摘要：一装置包括第一保留站和第二保留站。第一保留站用以派送第一加载微指令，且若第一加载微指令是指示从规定的资源而非从核心上的高速缓存上撷取操作数的规定的加载微指令，在保留总线进行侦测和指示。第二保留站耦接至保留总线，在第一加载微指令被派送后的第一数量的时钟周期之后，用以派送和第一加载微指令相依的新微指令以进行执行，且若在保留总线上指示了第一加载微指令是规定的加载微指令，第二保留站缓存新微指令的派送，直到第一加载微指令取得操作数。规定的资源包括用以执行中断操作的高阶可编程中断控制器。
微指令加载保留总线操作数可编程中断控制器缓存高速缓存时钟周期中断操作重新执行处理器高阶侦测耦接撷取

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