|
|
钻瓜专利网为您找到相关结果 1460个，建议您 升级VIP下载更多相关专利
- [发明专利]存储器系统-CN202311024606.4在审
-
原德正;柴田升
-
铠侠股份有限公司
-
2020-08-21
-
2023-10-27
-
G06F3/06
- 实施方式提供能够避免单元间相互干扰、削减写入缓冲器容量、抑制位错误率偏差的存储器系统。在存储器系统中，存储器系统内的存储器控制器：使非易失性存储器进行第1编程，以使得存储单元中的阈值区域根据第1位、第2位和第4位数据而成为表示数据已被擦除的擦除状态的第17阈值区域、和电压电平比第17阈值区域高的表示数据已被写入的写入状态的第18至第24阈值区域中的某个阈值区域，使非易失性存储器进行第2编程，以使得存储单元中的阈值区域根据第3位数据而从第17至第24阈值区域中的某个阈值区域变为第1至第16阈值区域中的两个阈值区域内的某个阈值区域，在使非易失性存储器进行第2编程的情况下，向非易失性存储器输入第2位和第3位数据。
- 存储器系统
- [发明专利]半导体存储装置-CN201910994616.8有效
-
白川政信
-
铠侠股份有限公司
-
2015-03-06
-
2023-10-27
-
G11C16/04
- 本发明的实施方式提供一种高品质半导体存储装置。实施方式的半导体存储装置包括：非易失性存储单元晶体管(MT)，相对于半导体衬底沿垂直方向延伸且具备多个存储单元晶体管(MT)的多个串单元(SU)，具备多个串单元(SU)的多个区块(BLK)，具备多个区块的存储单元阵列(130)，在同一区块(BLK)内连接于多个存储单元晶体管(MT)的栅极电极的多条字线(WL)，对存储单元晶体管(MT)进行数据的编程的控制电路(122)，以及设置在控制电路(122)内且存储连接于存储单元晶体管(MT)的每条字线的编程条件数据的寄存器(122c)。
- 半导体存储装置
- [发明专利]半导体存储装置-CN202010091048.3有效
-
吉村尚弥;中塚圭祐
-
铠侠股份有限公司
-
2020-02-13
-
2023-10-27
-
H10B43/10
- 实施方式提供一种能够抑制电力消耗的半导体存储装置。实施方式的半导体存储装置包含第1至第4绝缘区域、以及第1及第2柱。多个第1绝缘区域沿着与第1方向交叉的第2方向设置。第1柱沿着第1方向贯通第2导电体层且设置于多个第1绝缘区域间。多个第2绝缘区域沿着第2方向设置。第2柱沿着第1方向贯通第7导电体层且设置于多个第2绝缘区域间。第3绝缘区域在第1绝缘区域与第2绝缘区域之间，沿着第2方向设置。第4绝缘区域在俯视下与第3绝缘区域隔开，且设置于第2导电体层与第7导电体层之间。
- 半导体存储装置
- [发明专利]半导体存储装置-CN201910115197.6有效
-
古川哲也;筱智彰;野口充宏;渡边伸一;西田征男;田中启安
-
铠侠股份有限公司
-
2019-02-14
-
2023-10-27
-
H10B43/27
- 本发明提供半导体存储装置。半导体存储装置具备：半导体基板，在表面设置半导体部及绝缘部；存储单元阵列，设置在半导体基板的第1区域；第1晶体管，设置在半导体基板的第2区域；第2晶体管，设置在半导体基板的第3区域；绝缘性的积层膜，覆盖半导体基板的表面、第1、2晶体管。第1、2晶体管具有：第1半导体层；栅极电极；栅极绝缘膜。第2晶体管的栅极电极中的硼的浓度大于第1晶体管的栅极电极中的硼的浓度。绝缘性的积层膜具备：第1绝缘膜，与半导体基板的表面相接；第2绝缘膜，与第1绝缘膜相接，氢的扩散系数比第1绝缘膜小。第2绝缘膜具备与半导体基板的半导体部相接的第1部分，第1部分沿着第3区域的外缘延伸且包围第3区域。
- 半导体存储装置
- [发明专利]半导体存储装置-CN201910599225.6有效
-
原田佳和
-
铠侠股份有限公司
-
2019-07-04
-
2023-10-27
-
G11C5/02
- 本发明的实施方式提供一种峰值电流较小的半导体存储装置。实施方式的半导体存储装置具备：第1、第2位线；第1、第2存储晶体管，分别连接于第1、第2位线；源极线，连接于第1、第2存储晶体管；以及字线，连接于第1、第2存储晶体管的栅极电极。在删除第1、第2存储晶体管的数据的删除动作中，执行第1删除电压施加动作，只对第1、第2存储晶体管的一者执行删除验证动作，对第1、第2存储晶体管的另一者不执行删除验证动作而执行第2删除电压施加动作。
- 半导体存储装置
- [发明专利]半导体存储装置-CN201910603183.9有效
-
中泽新悟
-
铠侠股份有限公司
-
2019-07-05
-
2023-10-27
-
G11C13/00
- 本发明的实施方式提供一种能够较佳地控制的半导体存储装置。本发明的实施方式的半导体存储装置具备：第1配线；第1可变电阻元件，连接于第1配线；第1非线性元件，连接于第1可变电阻元件；第2配线，连接于第1非线性元件；第2可变电阻元件，连接于第1配线；第2非线性元件，连接于第2可变电阻元件；及第3配线，连接于第2非线性元件。另外，在读出动作或写入动作的第1时点，第1配线的电压成为第1极性的第1电压，第2配线的电压成为与第1极性不同的第2极性的第2电压。另外，在第1时点之后的第2时点，第1配线的电压成为小于第1极性的第1电压的大小的第3电压，第3配线的电压成为大于第1极性的第3电压的大小的第4电压。
- 半导体存储装置
- [发明专利]半导体存储装置-CN201910603754.9有效
-
涩谷泰良
-
铠侠股份有限公司
-
2019-07-05
-
2023-10-27
-
G11C16/04
- 实施方式提供一种抑制了因数据保持造成的阈值电压变化的影响的半导体存储装置。根据实施方式，半导体存储装置包含具备多个存储单元的存储单元阵列(23)、多条字线、字线驱动器(25)、多条位线(BL)、经由多条位线(BL)检测多个存储单元的数据并且对多条位线施加位线电压的感测放大器电路(24)、以及控制部(22)，控制部(22)控制字线驱动器(25)及感测放大器电路(24)以执行对各存储单元的数据写入动作。控制部(22)在写入动作中，根据选择存储单元的目标电平与邻接存储单元的阈值电平的差的状态来变更位线电压，所述选择存储单元连接在成为写入动作的对象的选择字，所述邻接存储单元连接在邻接于选择存储单元的邻接字线。
- 半导体存储装置
- [发明专利]半导体存储装置-CN201910738092.6有效
-
古桥弘亘
-
铠侠股份有限公司
-
2019-08-12
-
2023-10-27
-
H10B63/10
- 本发明涉及半导体存储装置。至少一个实施例提供了易于小型化的半导体存储装置。一种半导体存储装置包括第一导电层、第二导电层和设置在它们之间的第一硫属元素层。第三导电层和第四导电层之间设置有第二硫属元素层。第二硫属元素层包含碲(Te)。当沿第一方向观测到的第二硫属元素层中的碲的组成比的最小值和最大值分别为第一最小值和第一最大值时，在比第二硫属元素层的第一方向上的中心位置更靠近第三导电层的位置处观测到第一最小值，并且在比第二硫属元素层的第一方向上的中心位置更靠近第四导电层的位置处观测到第一最大值。
- 半导体存储装置
|
