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- [发明专利]存储器系统-CN202311024606.4在审
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原德正;柴田升
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铠侠股份有限公司
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2020-08-21
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2023-10-27
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G06F3/06
- 实施方式提供能够避免单元间相互干扰、削减写入缓冲器容量、抑制位错误率偏差的存储器系统。在存储器系统中，存储器系统内的存储器控制器：使非易失性存储器进行第1编程，以使得存储单元中的阈值区域根据第1位、第2位和第4位数据而成为表示数据已被擦除的擦除状态的第17阈值区域、和电压电平比第17阈值区域高的表示数据已被写入的写入状态的第18至第24阈值区域中的某个阈值区域，使非易失性存储器进行第2编程，以使得存储单元中的阈值区域根据第3位数据而从第17至第24阈值区域中的某个阈值区域变为第1至第16阈值区域中的两个阈值区域内的某个阈值区域，在使非易失性存储器进行第2编程的情况下，向非易失性存储器输入第2位和第3位数据。
- 存储器系统
- [发明专利]非易失性存储器及控制方法-CN201910129555.9有效
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原德正;柴田升
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铠侠股份有限公司
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2015-03-05
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2023-08-25
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G11C11/56
- 本发明是一种可降低页面间的错误产生概率的偏倚的非易失性存储器及控制方法。在非易失性存储器中，存储单元所存储的三比特对应于三页，根据比特值设定阈值电压，即在第一页的写入中，根据比特值将阈值电压设定在第一或二阈值区域，在第二页的写入中，根据比特值当为第一阈值区域时将阈值电压设定在第一或四阈值区域、当为第二阈值区域时将阈值电压设定在第二或三阈值区域，在第三页的写入中，根据比特值当为第一阈值区域内时将阈值电压设定在第一或六阈值区域、当为第二阈值区域内时将阈值电压设定在第二或七阈值区域、当为第三阈值区域内时将阈值电压设定在第三或八阈值区域、当为第四阈值区域内时将阈值电压设定在第四或五阈值区域。
- 非易失性存储器控制方法
- [发明专利]存储器系统-CN202010848525.6有效
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原德正;柴田升
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铠侠股份有限公司
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2020-08-21
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2023-08-18
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G06F3/06
- 实施方式提供能够避免单元间相互干扰、削减写入缓冲器容量、抑制位错误率偏差的存储器系统。在存储器系统中，存储器系统内的存储器控制器：使非易失性存储器进行第1编程，以使得存储单元中的阈值区域根据第1位、第2位和第4位数据而成为表示数据已被擦除的擦除状态的第17阈值区域、和电压电平比第17阈值区域高的表示数据已被写入的写入状态的第18至第24阈值区域中的某个阈值区域，使非易失性存储器进行第2编程，以使得存储单元中的阈值区域根据第3位数据而从第17至第24阈值区域中的某个阈值区域变为第1至第16阈值区域中的两个阈值区域内的某个阈值区域，在使非易失性存储器进行第2编程的情况下，向非易失性存储器输入第2位和第3位数据。
- 存储器系统
- [发明专利]存储系统-CN202110111004.7有效
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原德正;柴田升
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铠侠股份有限公司
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2017-01-23
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2023-07-14
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G11C16/04
- 本发明的实施方式提供能既抑制单元间相互干扰又减小存储控制器的写入缓冲量的存储系统。实施方式的存储系统具备：具有多个存储单元的非易失性存储器和存储控制器。所述多个存储单元能存储三位的数据。所述多个存储单元分别使所述三位中的第一位与第一页对应、第二位与第二页对应、第三位与第三页对应。所述存储控制器使所述非易失性存储器执行基于要在所述第一页写入的数据的第一编程。此外，所述存储控制器在所述第一编程后使所述非易失性存储器执行基于要在所述第二及第三页写入的数据的第二编程。
- 存储系统
- [发明专利]半导体存储装置-CN201710140190.0有效
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清水孝洋;柴田升;前嶋洋
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东芝存储器株式会社
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2017-03-10
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2021-06-29
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G11C16/26
- 实施方式提供一种能够使动作高速化的半导体存储装置。实施方式的半导体存储装置具备第一及第二平面、以及第一及第二控制电路。在第一及第二控制电路分别为有效状态及闲置状态时，在接收到第一指令集的情况下，第一控制电路执行相对于第一平面的第一读出动作。在接收到第二指令集的情况下，第一控制电路执行相对于第二平面的第二读出动作。在接受到不包含在所述第一及第二指令集的任一者中的第一指令且依次接收到第一及第二指令集的情况下，第二控制电路从闲置状态过渡至有效状态，在第一控制电路执行第一读出动作的期间开始第二读出动作。
- 半导体存储装置
- [发明专利]存储器系统-CN202010799212.6在审
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原德正;柴田升
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铠侠股份有限公司
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2020-08-11
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2021-03-12
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G11C16/04
- 实施方式提供能避免单元间相互干涉、削减写入缓冲器的容量、抑制位错误率的不平衡的存储器系统。其具备：非易失性存储器，具有多个存储单元，多个存储单元各自能够通过16个阈值区域来存储由第1位～第4位表示的4位数据，16个阈值区域包括表示数据被擦除了的擦除状态的第1阈值区域、和电压电平比第1阈值区域的电压电平高的表示被写入了数据的写入状态的第2阈值区域～第16阈值区域；和控制器，在使非易失性存储器进行了写入第1位和第2位的数据的第1编程之后，使非易失性存储器进行写入第3位和第4位的数据的第2编程。用于第1位～第4位的数据的值的判定的各边界的数量依次为1、4、5、5或者4、1、5、5。
- 存储器系统
- [发明专利]存储系统及写入方法-CN201710058817.8有效
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原德正;柴田升
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东芝存储器株式会社
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2017-01-23
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2021-02-26
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G11C16/10
- 本发明的实施方式提供能既抑制单元间相互干扰又减小存储控制器的写入缓冲量的存储系统及写入方法。实施方式的存储系统具备：具有多个存储单元的非易失性存储器和存储控制器。所述多个存储单元能存储三位的数据。所述多个存储单元分别使所述三位中的第一位与第一页对应、第二位与第二页对应、第三位与第三页对应。所述存储控制器使所述非易失性存储器执行基于要在所述第一页写入的数据的第一编程。此外，所述存储控制器在所述第一编程后使所述非易失性存储器执行基于要在所述第二及第三页写入的数据的第二编程。
- 存储系统写入方法
- [发明专利]半导体存储装置及存储器系统-CN201610738424.7有效
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王维汉;桥本寿文;柴田升
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东芝存储器株式会社
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2016-08-26
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2021-02-05
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G11C16/26
- 本发明的实施方式提供一种能够使动作高速化的半导体存储装置及存储器系统。实施方式的半导体存储装置1具备：第1及第2存储器单元，分别能够保存包含第1及第2比特的2比特以上的数据；第1及第2字线，分别连接于第1及第2存储器单元；及第1及第2存储器单元阵列，分别包含第1及第2存储器单元。第1比特使用至少第1电压进行确定，第2比特使用与第1电压不同的至少第2及第3电压进行确定。在读出动作时，通过对第1及第2字线施加第1至第3电压，而将与第1比特关联的第1页面从第1存储器单元阵列以页面单位读出，且与第1页面的读出平行地，将与第2比特关联的第2页面从第2存储器单元阵列以页面单位读出。
- 半导体存储装置存储器系统
- [发明专利]半导体存储装置-CN202011145642.2在审
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前嶋洋;细野浩司;安福正;柴田升
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东芝存储器株式会社
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2016-07-22
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2021-01-22
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G11C16/10
- 本发明的实施方式提供一种能够降低消耗电力的半导体存储装置。实施方式的存储系统包括：第1及第2存储单元；及第1及第2位线，分别连接在第1及第2存储单元。对第1存储单元写入第1数据(A‑level)，对第2存储单元写入第2数据(B‑level)。在写入动作的第1组(在图7‑8中为第1‑2次的循环)中，在编程动作时对第1位线施加第1电压(0V)，第2位线被设为电气地浮动的状态，在验证动作时，不进行与第2数据(B‑level)相关的验证动作而进行与第1数据(A‑level)相关的验证动作。
- 半导体存储装置
- [发明专利]半导体存储装置-CN202011118720.X在审
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前嶋洋;柴田升
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东芝存储器株式会社
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2016-07-22
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2021-01-15
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G11C16/08
- 本发明的实施方式提供一种可提升处理能力的半导体存储装置。实施方式的半导体存储装置包含可设定为至少4个阈值电压中的任一个阈值电压的第1存储单元(MT)、第1位线(BL)、字线(WL)、及连接于第1位线(BL)的第1感应放大器(SAU)。第1感应放大器(SAU)是在对字线(WL)施加第1电压的第1验证操作中，对第1位线(BL)施加充电电压(VPCH)，在对字线(WL)施加比第1电压高的第2电压的第2验证操作中，不对第1位线(BL)施加充电电压(VPCH)，在对字线(WL)施加比第2电压高的第3电压的第3验证操作中，对第1位线(BL)施加充电电压(VPCH)。
- 半导体存储装置
- [发明专利]半导体存储装置-CN201610585515.1有效
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前嶋洋;细野浩司;安福正;柴田升
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东芝存储器株式会社
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2016-07-22
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2020-11-13
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G11C16/10
- 本发明的实施方式提供一种能够降低消耗电力的半导体存储装置。实施方式的存储系统包括：第1及第2存储单元；及第1及第2位线，分别连接在第1及第2存储单元。对第1存储单元写入第1数据(A‑level)，对第2存储单元写入第2数据(B‑level)。在写入动作的第1组(在图7‑8中为第1‑2次的循环)中，在编程动作时对第1位线施加第1电压(0V)，第2位线被设为电气地浮动的状态，在验证动作时，不进行与第2数据(B‑level)相关的验证动作而进行与第1数据(A‑level)相关的验证动作。
- 半导体存储装置
- [发明专利]半导体存储装置-CN201610585571.5有效
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前嶋洋;柴田升
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东芝存储器株式会社
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2016-07-22
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2020-11-06
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G11C16/08
- 本发明的实施方式提供一种可提升处理能力的半导体存储装置。实施方式的半导体存储装置包含可设定为至少4个阈值电压中的任一个阈值电压的第1存储单元(MT)、第1位线(BL)、字线(WL)、及连接于第1位线(BL)的第1感应放大器(SAU)。第1感应放大器(SAU)是在对字线(WL)施加第1电压的第1验证操作中，对第1位线(BL)施加充电电压(VPCH)，在对字线(WL)施加比第1电压高的第2电压的第2验证操作中，不对第1位线(BL)施加充电电压(VPCH)，在对字线(WL)施加比第2电压高的第3电压的第3验证操作中，对第1位线(BL)施加充电电压(VPCH)。
- 半导体存储装置
- [发明专利]非易失性存储器及写入方法-CN201510098973.8有效
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原德正;柴田升
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东芝存储器株式会社
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2015-03-05
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2019-03-12
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G11C16/10
- 本发明是一种可降低页面间的错误产生概率的偏倚的非易失性存储器及写入方法。在非易失性存储器中，存储单元所存储的三比特对应于三页，根据比特值设定阈值电压，即在第一页的写入中，根据比特值将阈值电压设定在第一或二阈值区域，在第二页的写入中，根据比特值当为第一阈值区域时将阈值电压设定在第一或四阈值区域、当为第二阈值区域时将阈值电压设定在第二或三阈值区域，在第三页的写入中，根据比特值当为第一阈值区域内时将阈值电压设定在第一或六阈值区域、当为第二阈值区域内时将阈值电压设定在第二或七阈值区域、当为第三阈值区域内时将阈值电压设定在第三或八阈值区域、当为第四阈值区域内时将阈值电压设定在第四或五阈值区域。
- 非易失性存储器写入方法
- [发明专利]半导体存储装置-CN201380079314.9有效
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山口幸一郎;御明诚;志贺仁;柴田升
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东芝存储器株式会社
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2013-09-04
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2018-11-02
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G11C29/00
- 半导体存储装置具有：存储器单元阵列，其具有与存储器单元的至少一部分的多个存储器单元连接的多条字线和包含存储器单元的至少一部分的多个存储器单元的一组在内的多个块；不良信息存储块，其包含与多条字线中的特定的2条以上的字线连接的多个存储器单元，将存储器单元阵列内的不良信息存储到这些存储器单元；第1不良检测部，其读取不良信息存储块内的存储器单元的数据，进行不良信息存储块的不良判定；第2不良检测部，其在判定为不良时，变更存储器单元的数据的读取电压电平，再次读取不良信息存储块内的存储器单元的数据，进行不良信息存储块的不良判定；以及不良确定部，其在判定为不良时，将不良信息存储块确定为不良。
- 半导体存储装置
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