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[发明专利]一种提升NOR FLASH可靠性的方法-CN202110953010.7在审
发明人：李建波;王延斌 -专利权人：北京中电华大电子设计有限责任公司
申请日： 2021-08-19 - 公布日： 2022-01-07 - 主分类号： G11C29/42 文献下载
摘要：本发明提供一种提升NOR FLASH可靠性的方法，应用于芯片安全存储领域。该方法包括5个阶段：阶段1，更新擦除次数统计页；阶段2，更新ECC错误统计页；阶段3，更新地址映射信息页；阶段4，初始化地址映射表；阶段5，逻辑地址访问物理区。针对NOR FLASH可靠性问题，引入物理状态统计区包含擦除次数统计页和ECC错误统计页，擦除次数影响可靠性，而ECC错误表示发生失效，通过以上信息可以有效地评价NOR FLASH可靠性水平。同时加入冗余物理区，通过地址映射表替换失效的原始物理区。本发明提出的方法不仅可以评价NOR FLASH可靠性水平，同时提升NOR FLASH可靠性。
一种提升 nor flash 可靠性方法

[发明专利]用于对抗编程故障的独立磁盘冗余阵列条带化的系统和设备-CN202180003392.5在审
发明人：罗贤武 -专利权人：长江存储科技有限责任公司
申请日： 2021-08-31 - 公布日： 2022-01-07 - 主分类号： G11C29/42 文献下载
摘要：本公开内容的实施方式提供了一种系统，包括用于存储存储器数据的存储器装置。存储器装置包括存储器单元阵列和排列成多行且耦接到存储器单元阵列的多条字线。系统还包括存储器控制器，其具有处理器和存储器，并且可操作地耦接到存储器单元阵列。系统还包括主机，其具有另一处理器和另一存储器，并且可操作地耦接到存储器控制器。主机的另一处理器被配置为对存储器数据执行第一RAID编码操作以形成第一奇偶校验数据。存储器控制器的处理器被配置为接收第一奇偶校验数据和存储器数据，并且对第一奇偶校验数据和存储器数据执行第二RAID编码操作以形成第二奇偶校验数据。
用于对抗编程故障独立磁盘冗余阵列条带系统设备

[发明专利]半导体存储装置和操作半导体存储装置的方法-CN201610916491.3有效
发明人：车相彦;郑会柱;姜郁成 -专利权人：三星电子株式会社
申请日： 2016-10-20 - 公布日： 2021-12-28 - 主分类号： G11C29/42 文献下载
摘要：提供了半导体存储装置和操作半导体存储装置的方法。可以通过访问存储单元阵列的页以提供包括可单独写入至存储器的页的数据子单元的数据，并提供配置为检测和校正数据中的误差位的奇偶校验数据，以及响应于确定所选数据子单元包括可校正误差而选择性地实现所选数据子单元的回写，来提供从包括存储单元阵列和误差校正电路的半导体存储装置擦除误差的方法。
半导体存储装置操作方法

[发明专利]用于纠错的设备、系统及方法-CN202110451495.X在审
发明人：中西琢也;石川透;荒井実成 -专利权人：美光科技公司
申请日： 2021-04-26 - 公布日： 2021-12-24 - 主分类号： G11C29/42 文献下载
摘要：本公开揭示用于纠错的设备、系统及方法。存储器阵列可沿着读取总线及写入总线耦合到纠错码ECC电路。所述ECC电路包含读取部分及写入部分。作为掩码写入操作的一部分，可沿着所述读取总线将读取数据及读取奇偶校验读出到所述ECC电路的所述读取部分，且可通过所述ECC电路的所述写入部分沿着数据端子接收写入数据。所述ECC电路的所述写入部分可基于所述写入数据及所述读取数据来生成经修正写入数据，且可基于所述读取奇偶校验及所述经修正写入数据来生成经修正奇偶校验。所述经修正写入数据及经修正奇偶校验可沿着所述写入总线写回到所述存储器阵列。
用于纠错设备系统方法

[发明专利]存储器装置错误校验和清除模式以及错误透明度-CN202111091173.5在审
发明人： J.B.哈尔伯特;K.S.拜因斯 -专利权人：英特尔公司
申请日： 2016-08-04 - 公布日： 2021-12-17 - 主分类号： G11C29/42 文献下载
摘要：错误校验和清除（ECS）模式使存储器装置能够执行错误校验和纠正（ECC）并对错误计数。关联的存储器控制器用发送到存储器装置的触发器触发ECS模式。存储器装置包含多个可寻址存储器位置，其能被组织成段（诸如字线）。存储器位置存储数据并且具有关联的ECC信息。在ECS模式中，存储器装置读一个或更多存储器位置，并且基于ECC信息对于所述一个或更多存储器位置执行ECC。存储器装置对错误信息进行计数，错误信息包含指示具有至少阈值数量的错误的段的数量的段计数以及指示在任何段中的最大数量的错误的最大计数。
存储器装置错误校验清除模式以及透明度

[发明专利]用于并行生成校正子和部分系数信息的设备和方法-CN202110614942.9在审
发明人：李恩爱;李起准;宋英杰;李明奎;黄奭夏 -专利权人：三星电子株式会社
申请日： 2021-06-02 - 公布日： 2021-12-07 - 主分类号： G11C29/42 文献下载
摘要：根据本公开的技术构思的错误校正设备包括：校正子生成电路，被配置为接收数据并针对数据生成多个校正子；部分系数生成电路，被配置为在生成多个校正子的同时，通过使用数据来生成与错误位置多项式的系数的一部分有关的部分系数信息；错误位置确定电路，被配置为基于多个校正子和部分系数信息来确定错误位置多项式的系数，并通过使用错误位置多项式来获得数据中的错误的位置；以及错误校正电路，被配置为根据错误的位置来校正数据中的错误。
用于并行生成校正部分系数信息设备方法

[发明专利]错误校正电路和错误校正编码方法-CN202110194423.1在审
发明人：金大成;李炫准 -专利权人：爱思开海力士有限公司
申请日： 2021-02-20 - 公布日： 2021-12-03 - 主分类号： G11C29/42 文献下载
摘要：本发明涉及一种错误校正电路。根据本技术，一种错误校正电路，对待存储在存储器装置中的多个消息执行错误校正编码，该错误校正电路包括第一错误校正编码器和第二错误校正编码器。第一错误校正编码器通过对多个消息中的每个执行第一错误校正编码来生成多个码字。第二错误校正编码器通过对码字内的相同列层的符号执行异或运算来执行第二错误校正编码操作。第二错误校正编码器基于存储器装置的使用时间来确定作为第二错误校正编码操作的目标的数据单位。
错误校正电路编码方法

[发明专利]存储器控制器及其操作方法-CN202110206888.4在审
发明人：林秀晋;文敏焕 -专利权人：爱思开海力士有限公司
申请日： 2021-02-24 - 公布日： 2021-12-03 - 主分类号： G11C29/42 文献下载
摘要：本公开涉及一种存储器控制器，该存储器控制器执行有效的错误校正操作。该存储器控制器控制存储器装置。该存储器控制器包括：错误校正器，被配置为执行一个或多个错误校正操作以对在读取操作期间从存储器装置读取的数据中包括的错误进行校正，该一个或多个错误校正操作包括使用基于阈值电压分布所确定的第一读取电压而执行的第一错误校正操作，该阈值电压分布是通过假设擦除状态下的存储器单元的数量等于编程状态下的存储器单元的数量而获得的；以及数据控制器，与错误校正器通信以接收从第一错误校正操作获得的第一错误校正数据，并且被配置为将该第一错误校正数据存储在存储器控制器中。
存储器控制器及其操作方法

[发明专利]数据储存装置及应用于其上的操作方法-CN201810255285.1有效
发明人：包镒华;胡文基 -专利权人：慧荣科技股份有限公司
申请日： 2018-03-23 - 公布日： 2021-11-30 - 主分类号： G11C29/42 文献下载
摘要：一种数据储存装置及应用于其上的操作方法，数据储存装置包括第一记忆体以及控制器。第一记忆体具有错误校正能力。控制器耦接第一记忆体，控制器用以计算第一记忆体的错误次数。当控制器判断满足警报条件时，控制器回报信息至主机，警报条件相关于第一记忆体的错误次数以及次数临界值。
数据储存装置应用于操作方法

[发明专利]一种闪存Read Retry纠错的方法及装置-CN202110825587.X在审
发明人：吴雄健;朱钦床;陈宗廷;李斌 -专利权人：深圳市宏旺微电子有限公司
申请日： 2021-07-21 - 公布日： 2021-11-26 - 主分类号： G11C29/42 文献下载
摘要：本发明实施例提供了一种闪存Read Retry纠错的方法及装置，应用于电子技术领域，所述方法包括，通过判断闪存block时当前状态是否发生过ReadRetry，在所述闪存block时当前状态发生过retry时，根据预先存储的所述Block上一次的当前状态的对应的Retry Table顺序进行Read Retry操作，在所述闪存block时当前状态没有发生过retry时，则按照预先存储的默认的Retry Table顺序进行Read Retry。实现了通过历史数据记录能Retry成功的Table值，在发生Retry时优先选择能把数据读回来的Table值进行Retry，从而提高Read Retry的效率。
一种闪存 read retry 纠错方法装置

[发明专利]控制器以及具有控制器的存储器系统-CN202110192989.0在审
发明人：赵明珍;金光铉 -专利权人：爱思开海力士有限公司
申请日： 2021-02-20 - 公布日： 2021-11-26 - 主分类号： G11C29/42 文献下载
摘要：本技术包括控制器以及包括该控制器的存储器系统。控制器包括：存储器接口，被配置为从存储器装置接收码字；以及错误校正电路，被配置为：对从存储器接口接收的码字执行错误校正解码操作，将在错误校正解码操作中检测到的未满足校验节点(UCN)的数量与参考数量进行比较，根据将UCN的数量与参考数量进行比较的结果，执行或停止对码字的错误校正解码操作，并且响应于该结果将码字的重新传输请求信号输出到存储器接口，其中存储器接口响应于该重新传输请求信号而向存储器装置请求码字。
控制器以及具有存储器系统

[发明专利]半导体存储装置以及错误检测纠正相关信息的读出方法-CN202110431154.6在审
发明人：神永雄大 -专利权人：华邦电子股份有限公司
申请日： 2021-04-21 - 公布日： 2021-11-19 - 主分类号： G11C29/42 文献下载
摘要：本发明提供一种半导体存储装置以及错误检测纠正相关信息的读出方法，其可输出与在连续读出动作中进行了错误纠正的页相关的各种信息。本发明的NAND型的闪速存储器包括：存储单元阵列；连续读出部件，连续地读出存储单元阵列的页；错误检测纠正相关信息存储部(190)，针对由连续读出部件连续读出的页，存储由错误检测纠正电路(130)进行了错误纠正的的页相关的错误检测纠正相关信息；以及输出部件，响应于连续读出动作后的读出命令，输出错误检测纠正相关信息存储部(190)中所存储的错误检测纠正相关信息。
半导体存储装置以及错误检测纠正相关信息读出方法

[发明专利]一种用ECC实现OTP存储器检测的方法-CN202110972114.2在审
发明人：廖新志 -专利权人：上海琪云工业科技有限公司
申请日： 2021-08-24 - 公布日： 2021-11-16 - 主分类号： G11C29/42 文献下载
摘要：本发明公开了一种用ECC实现OTP存储器检测的方法，属于存储器数据检查纠错技术领域，该检测方法具体步骤如下：(1)OTP第一个存储块数据载入；(2)对OTP存储块进行密钥匹配处校验，校验失败直接退出；(3)数据纠错；(4)进入下一个存储块数据的载入；本发明能够将OTP存储器内部存储单元分割成若干组OTP存储块，并开始进行ECC检测，可以总体上节省OTP的检测时间，提高存储器的检测效率，提高了OTP存储器的利用率，同时还能对OTP存储器的数据进行纠错，提高了芯片的良率。
一种 ecc 实现 otp 存储器检测方法

[发明专利]移动数据存储-CN202110480845.5在审
发明人：阿密特·伯曼;阿里尔·道布恰克;伊莱·海姆;叶夫根尼·布莱希曼 -专利权人：三星电子株式会社
申请日： 2021-04-30 - 公布日： 2021-11-05 - 主分类号： G11C29/42 文献下载
摘要：提供了移动电子装置、数据编程到存储器装置的方法、从存储器装置读取数据的方法。移动电子装置可包括存储器装置和存储器控制器，存储器控制器包括：纠错码(ECC)编码器，编码数据；约束信道编码器，配置为基于一个或多个约束对ECC编码器的输出编码；强化学习脉冲编程(RLPP)组件，配置为识别用于将数据编程到存储器装置的编程算法；期望最大化(EM)信号处理组件，配置为从存储器装置接收噪声多字线电压向量并利用对数似然比(LLR)值对向量的各个比特分类；约束信道解码器，配置为从EM信号处理组件接收约束向量并生成非约束向量；和ECC解码器，配置为对非约束向量进行解码。机器学习干扰消除组件可基于或独立于来自EM信号处理组件的输入操作。
移动数据存储

[发明专利]双通道DDR动态随机存取存储器的减少的纠错码-CN202110491746.7在审
发明人：纳尔辛·克里希纳·维贾伊拉奥;克里斯蒂安·马库斯·彼得森 -专利权人：脸谱公司
申请日： 2021-05-06 - 公布日： 2021-11-05 - 主分类号： G11C29/42 文献下载
摘要：本申请涉及双通道DDR动态随机存取存储器的减少的纠错码。接收第一组64字节数据和第二组64字节数据。为第一组64字节数据计算第一组八个纠错码(ECC)字节，并为第二组64字节数据计算第二组八个ECC字节。在单个突发中通过第5代双数据速率(DDR5)双通道，第一组64字节数据、第二组64字节数据、第一组八个ECC字节和第二组八个ECC字节被发送到一个或更多个DDR5同步动态随机存取存储器(SDRAM)模块，其中DDR5双通道包括第一数据通道和第二数据通道，并且其中第一数据通道和第二数据通道由相同的时钟信号驱动。
双通道 ddr 动态随机存取存储器减少纠错码