[发明专利]具有n-p-n结构背势垒的高电子迁移率晶体管及其制作方法

说明书

本发明公开了一种具有n‑p‑n结构背势垒的高电子迁移率晶体管及其制作方法，其中，该电子迁移率晶体管包括：衬底；成核层，位于衬底之上；高阻缓冲层，位于成核层之上；背势垒缓冲层，位于高阻缓冲层之上，为n型掺杂区、p型掺杂区和n型掺杂区形成的横向三明治结构；高迁移率沟道层，位于背势垒缓冲层之上；势垒层，位于高迁移率沟道层之上；盖帽层，位于势垒层之上；欧姆电极，位于盖帽层之上；以及栅极，位于盖帽层之上；其中，p型掺杂区位于栅极所在区域的正下方。该HEMT一方面可以提高对二维电子气的限制作用，减轻短沟道效应的影响，另一方面可以减少二维电子气被掺Fe高阻缓冲层中的深能级陷阱俘获的数量，提高器件的稳定性。

技术领域

本公开属于半导体技术领域，涉及一种具有n-p-n结构背势垒的高电子迁移率晶体管及其制作方法。

背景技术

氮化镓基半导体材料具有优良的物理和化学特性，特别适合制备高频、高功率的高电子迁移率晶体管。氮化镓基高电子迁移率晶体管击穿电压高、工作频率高、输出功率大、抗辐射性能好，在无线通信、雷达、航空航天、汽车电子、自动化控制、石油勘探、高温辐射环境等领域有广阔的应用前景。

高电子迁移率晶体管(HEMT，High Electron Mobility Transistor)的原理为：由于组成异质结的两种材料的禁带宽度不同，在异质结界面处形成了势垒和势阱，由极化效应或调制掺杂产生的自由电子，积累在非掺杂的氮化镓层靠近界面的三角形势阱中，形成二维电子气，由于势阱中的这些电子与势垒中的电离杂质空间分离，大大降低了库仑散射，从而显著提高了材料的电子迁移率。研制成器件后，通过调节栅电极偏压可以控制异质结界面处的二维电子气密度，在一定的直流偏压下，可以对高频微波信号进行放大。

短沟道效应会降低器件性能，是限制高频器件应用的一个重要原因。当器件工作频率上升到毫米波波段时，器件的栅长必须缩短到微纳尺度，同时势垒层厚度也需要同比例地缩短，否则短沟道效应将会凸显出来。短沟道效应表现在：亚阈值电流增加，输出电导增大，阈值电压漂移增大，沟道夹断特性变差。提高沟道电子的限制能力可以遏制短沟道效应。对于常规的AlGaN/GaN HEMT结构，GaN沟道里的电子仅受到势垒层一层较强的限制，缓冲层中的势垒是由二维电子气自身提供的。当沟道电子在大电压下逐渐耗尽时，缓冲层那侧的势垒逐渐消失，热电子很容易渗透进入到缓冲层，造成器件的缓冲层漏电，器件夹断特性变差。尤其是当高阻缓冲层掺有Fe元素时，缓冲层中的深能级陷阱还会俘获电子，影响器件的稳定性。

发明内容

(一)要解决的技术问题

本公开提供了一种具有n-p-n结构背势垒的高电子迁移率晶体管及其制作方法，该高电子迁移率晶体管使用n-p-n结构背势垒和掺Fe高阻缓冲层相结合以及高迁移率沟道层，一方面可以提高对二维电子气(2DEG)的限制作用，减轻短沟道效应的影响，另一方面可以减少二维电子气(2DEG)被掺Fe高阻缓冲层中的深能级陷阱俘获的数量，提高器件的稳定性。

(二)技术方案

根据本公开的一个方面，提供了一种具有n-p-n结构背势垒的高电子迁移率晶体管，包括：衬底；成核层，位于衬底之上；高阻缓冲层，位于成核层之上；背势垒缓冲层，位于高阻缓冲层之上，为n型掺杂区、p型掺杂区和n型掺杂区形成的横向三明治结构；高迁移率沟道层，位于背势垒缓冲层之上；势垒层，位于高迁移率沟道层之上；盖帽层，位于势垒层之上；欧姆电极，位于盖帽层之上；以及栅极，位于盖帽层之上；其中，p型掺杂区位于栅极所在区域的正下方。

在本公开的一些实施例中，高阻缓冲层为掺Fe高阻缓冲层，Fe的掺杂浓度介于10¹⁸cm^-3-10²⁰cm^-3之间；和/或，高阻缓冲层的材料为Al_yGa_1-yN，铝组分y的取值为0≤y≤0.15；和/或，高阻缓冲层的厚度介于1μm-5μm之间。