[发明专利]一种形成半导体器件的方法和掩模

说明书

提供了多掩模多曝光光刻技术以及适当的掩模的实例。在一些实例中，光掩模包括：管芯区域；以及拼接区域，设置为邻近管芯区域并沿着光掩模的界线。拼接区域包括：用于形成集成电路部件的掩模部件；以及用于片内重叠测量的对准标记。本发明实施例涉及一种形成半导体器件的方法和掩模。

技术领域

本发明实施例涉及一种形成半导体器件的方法和掩模。

背景技术

半导体集成电路(IC)工业经历了快速增长。在IC演进的过程中，功能密度(即，单位芯片面积中的互连器件的数量)通常已经增加，同时几何尺寸(即，可使用制造工艺创建的最小组件(或线))却已减小。这种按比例缩小工艺通常通过增加生产效率和降低相关成本来提供很多益处。然而，伴随着这种按比例缩小，也增加了设计和制造包含这些IC的器件的复杂度。制造的并行进步使得日益复杂的设计被更精密和可靠地制造。

仅作为一个示例，光刻的进步使得能够形成来越复杂的电路。总的来说，光刻是在目标上形成图案。一种类型的光刻，称为光刻法，诸如紫外光的辐射在撞击目标上的光刻胶涂层之前穿过掩模或者由掩模反射。光刻胶包括当暴露于辐射时经历化学转变的一个或多个组件。因而发生的特性变化允许选择性的去除光刻胶的曝光部分或者未曝光部分。这样，光刻将来自掩模的图案转印至光刻胶，然后选择性的去除光刻胶以显露图案。目标随后经历利用剩余的光刻胶的形状在目标上创建部件的工艺步骤。

发明内容

根据本发明的一些实施例，提供了一种光掩模，包括：管芯区域；以及拼接区域，设置为邻近所述管芯区域并沿着光掩模的界线，其中，所述拼接区域包括：掩模部件，用于形成集成电路部件；以及对准标记，用于片内重叠测量。

根据本发明的另一些实施例，还提供了一种掩模，包括多个掩模部件，延伸至所述掩模的界线；以及多个第一对准区域，包括与所述界线平行对准的多个第一片内对准部件，其中：所述多个第一对准区域与相邻掩模的曝光区域重叠；以及所述多个第一片内对准部件与所述相邻掩模关连用于重叠测量。

根据本发明的又一些实施例，还提供了一种形成半导体器件的方法，包括：接收布局，所述布局包括对应于掩模的部件的功能形状以用于形成集成电路的功能部件；将所述布局划分为多个重叠的掩模区域；在布局中的所述多个重叠的掩模区域的区域间的界线处限定对准带；在所所述对准带中插入对准形状；在所述多个重叠的掩模区域之间分配所述功能形状和所述对准形状；以及提供所述多个重叠的掩模区域以用于制造多掩模多曝光掩模组的掩模。

附图说明

当结合附图进行阅读时，通过以下详细描述可更好地理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据本公开的各个实施例的光刻系统的框图；

图2是根据本公开的各个实施例的用于集成电路制造的掩模的顶视图；

图3是根据本公开的各个实施例的由布局形成掩模组的方法的流程图；

图4至图8是根据本公开的各个实施例的形成掩模的方法中的布局的示意图；

图9是根据本公开的各个实施例的多掩模多曝光图案化的方法的流程图；

图10是根据本公开的各个实施例的多掩模多曝光图案化的方法中的集成电路工件的一部分的截面图；

图11至图17是根据本公开的各个实施例的多掩模多曝光图案化的方法中的集成电路工件的一部分的顶视图；

图18是根据本公开的各个实施例的光刻环境的框图。

具体实施方式