[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底上具有栅极结构，所述栅极结构包括栅极层和位于栅极层上的栅极侧墙，所述栅极结构两侧基底内具有源漏掺杂区，所述基底和源漏掺杂区上具有介质层，所述介质层覆盖所述栅极结构的侧壁，且所述介质层暴露出栅极侧墙顶部；去除所述栅极侧墙，在所述介质层和栅极层之间形成侧墙开口；对所述侧墙开口底部的基底进行口袋区离子注入形成口袋区。所述方法能够降低口袋区离子注入的难度，且形成的口袋区性能较好。

技术领域

本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。

背景技术

随着半导体器件集成度的不断提高，半导体器件的特征尺寸逐渐减小，MOS晶体管的沟道长度也逐渐减小，栅介质层的厚度也在不断减小。由于栅极电压不会持续降低(目前至少为1V)，使得所述栅介质层受到的电场强度变大，与时间相关的介质击穿(timedependent dielectric breakdown，TDDB)也更容易发生，且容易形成热载流子注入效应(Hot Carrier Injection，HCI)。现有技术中通常采用轻掺杂(Lightly Doped Drain，LDD)离子注入对热载流子注入效应进行优化。但是，轻掺杂离子注入易造成短沟道效应。

为了缓解短沟道效应，现有技术中，在形成LDD源/漏区后，对所述LDD源/漏区靠近沟道区的两侧再进行口袋区(Pocket)注入，所述口袋区注入的杂质离子的类型与LDD注入的杂质离子的类型相反，使得所述LDD源/漏区靠近沟道区的两侧的耗尽区变窄，能缓解短沟道效应。

然而，随着半导体器件集成度的进一步提高，所述口袋区离子注入变得困难，且形成的口袋区性能较差。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，能够改善半导体结构性能。

为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有栅极结构，所述栅极结构包括栅极层和位于栅极层侧壁上的栅极侧墙，所述栅极结构两侧基底内具有源漏掺杂区，所述基底和源漏掺杂区上具有介质层，所述介质层覆盖所述栅极结构的侧壁，且所述介质层暴露出栅极侧墙顶部；去除所述栅极侧墙，在所述介质层和栅极层之间形成侧墙开口；对所述侧墙开口底部的基底进行口袋区离子注入形成口袋区。

可选的，所述源漏掺杂区的形成步骤包括：采用刻蚀工艺在所述栅极结构两侧的基底内形成开口；采用选择性外延沉积工艺在所述开口内形成外延层；在所述外延层内掺杂P型离子或N型离子，形成所述源漏掺杂区。

可选的，所述选择性外延沉积工艺的工艺参数包括：退火温度为700摄氏度～800摄氏度，退火时间为1小时～2小时。

可选的，所述栅极结构还包括：栅介质层；所述栅极层位于所述栅介质层上；栅极侧墙还位于栅介质层的侧壁上。

可选的，所述栅介质层的材料包括：氧化硅；所述栅极层的材料包括：硅。

可选的，所述栅介质层的材料包括：高K介质材料，所述高K介质材料的K值范围为：K值大于3.9；所述栅极层的材料包括：金属，所述金属包括：钨。

可选的，所述栅极结构、源漏掺杂区以及介质层的形成步骤包括：在所述基底上形成伪栅结构，所述伪栅结构包括伪栅极层以及位于所述伪栅极层侧壁上的栅极侧墙；在所述伪栅结构两侧的基底内形成源漏掺杂区；在所述基底和源漏掺杂区上形成介质层，所述介质层覆盖所述伪栅结构的侧壁，且所述介质层暴露出栅极侧墙顶部；形成所述介质层之后，去除伪栅极层形成伪栅开口；在所述伪栅开口内形成栅极层。

可选的，所述伪栅极层的材料包括：硅。

可选的，在形成所述介质层之后，形成伪栅开口之前，去除所述栅极侧墙形成侧墙开口；或者，在形成栅极结构之后，去除所述栅极侧墙形成侧墙开口。