[发明专利]半导体元件及其形成方法

说明书

本发明公开一种半导体元件及其形成方法，半导体元件包含多个位线、多个导电图案、多个接触垫与间隙壁。位线朝向第一方向延伸。导电图案同样是朝向第一方向延伸，位线与导电图案在与第一方向垂直的第二方向上彼此交错排列；接触垫是设置在导电图案与位线上并排列成一矩阵。间隙壁是设置在位线与导电图案之间并位于接触垫下方，其中间隙壁包含三层结构，其包含第一层、第二层以及第三层，第二层包含多个空隙层且各空隙层彼此分隔地沿着第一方向排列。

技术领域

本发明涉及一种半导体元件及其制作工艺，特别是涉及一种随机动态处理存储器元件及其制作工艺。

背景技术

随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(dynamic randomaccess memory,DRAM)单元的设计也必须符合高集成度及高密度的要求。对于一具备凹入式栅极结构的DRAM单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的DRAM单元。

一般来说，具备凹入式栅极结构的DRAM单元会包含一晶体管元件与一电荷贮存装置，以接收来自于位线及位线的电压信号。然而，受限于制作工艺技术之故，现有具备凹入式栅极结构的DRAM单元仍存在有许多缺陷。举例来说，内连线结构的线宽的逐渐变窄也使得传输信号的线阻值(line resistance,R)变大。此外，导线间的间距缩小也使得寄生电容(parasitic capacitance,C)变大。因此，使得信号因电阻与电容间延迟(RC delay)的状况增加，导致芯片运算速度减慢，降低了芯片的效能。

因此，现有技术还待进一步改良以有效提升相关存储器元件的效能及可靠度。

发明内容

本发明的一目的在于提供一种半导体元件的形成方法，其是在形成连接存储节点(storage node,SNC)的接触垫(SN pad)的过程中，在位线与存储节点之间形成一空隙层。由此，可在制作工艺简化的前提下，形成低阻值的空隙层来改善电阻与电容间延迟的状况。

本发明的另一目的在于提供一种半导体元件，其是在位线与存储节点之间设置一空隙层，由此改善电阻与电容间延迟的状况，同时可避免该空隙层因支撑力不佳而造成塌陷的情形。

为达上述目的，本发明的一实施例提供一种半导体元件的形成方法，其包含以下步骤。首先，形成朝向一第一方向延伸的多个位线，各位线包含形成在两侧的一间隙壁，且该间隙壁包含三层结构。然后，形成朝向该第一方向延伸的多个导电图案，其中该些位线与该些导电图案在与该第一方向垂直的一第二方向上彼此交错排列。接着，形成一金属层，覆盖该些位线与该些导电图案，并移除一部分的该金属层，以在该金属层内形成多个开口，该些开口朝向该第二方向延伸且横跨该些位线与该些导电图案，且一部分的位线与其两侧的间隙壁可自该些开口中暴露出。之后，移除自该些开口中暴露出的该间隙壁的该三层结构中的一第二层，以在该三层结构中形成一空隙层。在形成该空隙层后，移除另一部分的该金属层，以形成多个接触垫。

为达上述目的，本发明的一实施例提供一种半导体元件，其包含多个位线、多个导电图案、多个接触垫以及一间隙壁。该些位线是朝向一第一方向延伸，该些导电图案是朝向该第一方向延伸，且该些位线与该些导电图案在与该第一方向垂直的一第二方向上彼此交错排列。该些接触垫是设置在该些导电图案与该些位线上，并呈现一矩阵排列。该间隙壁是设置在该些位线与该些导电图案之间并位于该接触垫下方，其中，该间隙壁包含三层结构，该三层结构包含一第一层、一第二层以及一第三层，该第二层包含多个空隙层，且该些空隙层彼此分隔地沿着该第一方向排列。