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[发明专利]具有电容连接垫的半导体结构与电容连接垫的制作方法-CN202010673242.2有效
发明人：冯立伟;邹世芳;何建廷;王嫈乔;陈昱磬;庄慧伶;游奎轩 -专利权人：联华电子股份有限公司;福建省晋华集成电路有限公司
申请日： 2017-02-24 - 公布日： 2023-07-18 - 主分类号： H10B12/00 文献下载
摘要：本发明公开一种具有电容连接垫的半导体结构与电容连接垫的制作方法，具有电容连接垫的半导体结构包含一基底，一电容接触插塞设置于基底上，一电容连接垫接触并连结电容接触插塞，一位线设置于基底上以及一介电层围绕电容连接垫，介电层具有一底面低于位线的一顶面。
具有电容连接半导体结构制作方法

[发明专利]半导体元件及其形成方法-CN201710059512.9有效
发明人：冯立伟;王嫈乔;刘姿岑;蔡综颖;何建廷 -专利权人：联华电子股份有限公司;福建省晋华集成电路有限公司
申请日： 2017-01-24 - 公布日： 2021-12-28 - 主分类号： H01L27/108 文献下载
摘要：本发明公开一种半导体元件及其形成方法，半导体元件包含多个位线、多个导电图案、多个接触垫与间隙壁。位线朝向第一方向延伸。导电图案同样是朝向第一方向延伸，位线与导电图案在与第一方向垂直的第二方向上彼此交错排列；接触垫是设置在导电图案与位线上并排列成一矩阵。间隙壁是设置在位线与导电图案之间并位于接触垫下方，其中间隙壁包含三层结构，其包含第一层、第二层以及第三层，第二层包含多个空隙层且各空隙层彼此分隔地沿着第一方向排列。
半导体元件及其形成方法

[发明专利]具有接触插塞的半导体结构及其制作方法-CN201710224689.X有效
发明人：冯立伟;王嫈乔;何建廷;陈凯评 -专利权人：联华电子股份有限公司;福建省晋华集成电路有限公司
申请日： 2017-04-07 - 公布日： 2021-09-21 - 主分类号： H01L21/768 文献下载
摘要：本发明公开一种具有接触插塞的半导体结构及其制作方法，该具有接触插塞的半导体结构包含一基底，基底上定义有一存储器区以及一周边电路区，存储器区内包含有至少一存储单元，存储单元包含有一晶体管和一电容结构，一平坦化第一堆叠介电层覆盖周边电路区，平坦化第一堆叠介电层包含二第一介电层和一第二介电层，第一介电层和第二介电层以第一介电层、第二介电层和第一介电层的顺序由下至上依序排列，其中在最下方的第一介电层延伸至存储器区并且覆盖电容结构，一接触插塞位于周边电路区并且贯穿平坦化第一堆叠介电层。
具有接触半导体结构及其制作方法

[发明专利]半导体装置-CN201710063718.9有效
发明人：冯立伟;王嫈乔;蔡综颖;陈凯评;何建廷 -专利权人：联华电子股份有限公司;福建省晋华集成电路有限公司
申请日： 2017-02-03 - 公布日： 2021-06-22 - 主分类号： H01L27/108 文献下载
摘要：本发明公开一种半导体装置，包含基底、多个主动区、多个位线与多个虚置位线。基底包含有存储器区与周边区。多个主动区是定义在基底上，而多个位线则是彼此平行且分隔地设置在基底上，并位于存储器区内且横跨主动区。多个虚置位线设置在位线的一侧，虚置位线彼此连接且各虚置位线之间具有不同的间距。
半导体装置

[发明专利]形成图案的方法-CN201611199076.7有效
发明人：冯立伟;魏铭德;林裕杰;王嫈乔;何建廷 -专利权人：联华电子股份有限公司;福建省晋华集成电路有限公司
申请日： 2016-12-22 - 公布日： 2021-05-04 - 主分类号： H01L27/108 文献下载
摘要：本发明公开一种形成图案的方法，可解决不同图案密度的区域于自对准双倍图案(self‑aligned‑doubled patterning,SADP)制作工艺中产生的负载效应而导致的问题，主要于第二材料层厚度较薄的区域上额外形成一第三材料层，以于回蚀刻制作工艺中作为第二材料层的回蚀刻缓冲层，可减少第二材料层厚度较薄的区域于该回蚀刻制作工艺中的移除量。
形成图案方法

[发明专利]半导体元件及其制作方法-CN201510749346.6有效
发明人： 王嫈乔;林昭宏;傅思逸;郑志祥;冯立伟;洪裕祥 -专利权人：联华电子股份有限公司
申请日： 2015-11-06 - 公布日： 2021-03-30 - 主分类号： H01L21/28 文献下载
摘要：本发明公开一种半导体元件及其制作方法。该制作半导体元件的方法包括：首先提供一基底，该基底上设有一栅极结构、一第一间隙壁环绕该栅极结构以及一接触洞蚀刻停止层设于该第一间隙壁旁，然后形成一遮盖层于栅极结构、第一间隙壁及接触洞蚀刻停止层上，并接着去除部分遮盖层以形成一第二间隙壁于接触洞蚀刻停止层旁。
半导体元件及其制作方法

[发明专利]半导体存储装置以及其制作方法-CN201710063706.6有效
发明人： 王嫈乔;冯立伟;何建廷 -专利权人：联华电子股份有限公司;福建省晋华集成电路有限公司
申请日： 2017-02-03 - 公布日： 2021-03-30 - 主分类号： H01L27/11568 文献下载
摘要：本发明涉及一种半导体存储装置以及其制作方法。在半导体基底上形成至少一位线结构，位线结构包括第一金属层、位线盖层与位于第一金属层以及位线盖层之间的第一硅层。形成一位线接触开孔贯穿位线盖层而暴露出部分的第一硅层，在位线接触开孔所暴露出的第一硅层上形成第一金属硅化物层，并于位线接触开孔中形成位线接触结构。位线接触结构接触第一金属硅化物层，用以与位线结构电连接。位线结构中的第一硅层可用以保护第一金属层，避免第一金属层于形成金属硅化物层的制作工艺中遭到破坏。
半导体存储装置及其制作方法

[发明专利]形成布局图案的方法-CN201710363149.X有效
发明人： 王嫈乔;童宇诚;冯立伟;何建廷 -专利权人：联华电子股份有限公司;福建省晋华集成电路有限公司
申请日： 2017-05-22 - 公布日： 2021-02-19 - 主分类号： G03F1/36 文献下载
摘要：本发明公开一种形成布局图案的方法。首先提供一阵列图案，包含多个特征图形沿着一第一方向排列成多列，该多列特征图形在一第二方向上平行并交错。接着在各列的相邻特征图形之间插入一辅助图形。取得第n列和第n‑1列该特征图形的一最短距离d1以及第n+1列和第n‑1列该特征图形的一最短距离d2，并且根据最短距离d1和最短距离d2的差异调整插入在第n列的辅助图形。后续再将包含该辅助图形的该阵列图案输出至一光掩模。
形成布局图案方法

[发明专利]半导体存储装置以及其制作方法-CN201710264658.7有效
发明人：吴姿锦;刘玮鑫;陈意维;张家隆;李瑞珉;陈柏均;冯立伟;王嫈乔;吕文杰;何建廷;蔡综颖;陈凯评 -专利权人：联华电子股份有限公司;福建省晋华集成电路有限公司
申请日： 2017-04-21 - 公布日： 2021-02-02 - 主分类号： H01L27/108 文献下载
摘要：本发明公开一种半导体存储装置以及其制作方法。该半导体存储装置包括一半导体基底、一第一支撑层、一第一电极、一电容介电层以及一第二电极。第一支撑层设置于半导体基底上，第一电极设置于半导体基底上且贯穿第一支撑层。电容介电层设置于第一电极上，而第二电极设置于半导体基底上，且至少部分的电容介电层设置于第一电极与第二电极之间。第一支撑层包括一掺杂碳的氮化物层，且第一支撑层的一下部的碳浓度高于第一支撑层的一上部的碳浓度。
半导体存储装置及其制作方法

[发明专利]具有电容连接垫的半导体结构与电容连接垫的制作方法-CN201710102423.8有效
发明人：冯立伟;邹世芳;何建廷;王嫈乔;陈昱磬;庄慧伶;游奎轩 -专利权人：联华电子股份有限公司;福建省晋华集成电路有限公司
申请日： 2017-02-24 - 公布日： 2020-12-01 - 主分类号： H01L27/108 文献下载
摘要：本发明公开一种具有电容连接垫的半导体结构与电容连接垫的制作方法，具有电容连接垫的半导体结构包含一基底，一电容接触插塞设置于基底上，一电容连接垫接触并连结电容接触插塞，一位线设置于基底上以及一介电层围绕电容连接垫，介电层具有一底面低于位线的一顶面。
具有电容连接半导体结构制作方法

[发明专利]蚀刻方法-CN201610913373.7有效
发明人：冯立伟;王嫈乔;林裕杰;蔡综颖;何建廷 -专利权人：联华电子股份有限公司;福建省晋华集成电路有限公司
申请日： 2016-10-20 - 公布日： 2020-11-10 - 主分类号： H01L21/027 文献下载
摘要：本发明公开一种蚀刻方法，包括下列步骤。首先，提供一基底，基底上定义有第一区以及与第一区相邻的第二区。于基底上形成一材料层，并于材料层上形成一图案化掩模。图案化掩模包括一第一部与一第二部。第一部覆盖位于第一区的材料层。第二部对应第二区，且第二部包括一格状结构。格状结构包括多个开口与多个遮蔽部。各开口暴露出的位于第二区的材料层。各遮蔽部位于相邻的开口之间，且各遮蔽部覆盖的位于第二区的材料层。进行一等向性蚀刻，用以移除被开口所暴露的材料层以及被遮蔽部所覆盖的材料层。
蚀刻方法

[发明专利]制作半导体元件的方法-CN201611261914.9有效
发明人：蔡建成;黄丰铭;王嫈乔;何建廷;冯立伟;蔡综颖 -专利权人：联华电子股份有限公司;福建省晋华集成电路有限公司
申请日： 2016-12-30 - 公布日： 2020-11-10 - 主分类号： H01L27/108 文献下载
摘要：本发明公开一种制作半导体元件的方法，包括：首先提供一基底，该基底上具有一存储区以及一周边区，然后形成一第一埋入式栅极以及一第二埋入式栅极于存储区的基底内，形成一第一硅层于周边区的基底上，形成一堆叠层于第一硅层上，形成一外延层于第一埋入式栅极与第二埋入式栅极间的基底上以及形成一第二硅层于存储区的外延层上以及周边区的堆叠层上。
制作半导体元件方法

[发明专利]存储器元件中的存储点接触结构与其制作方法-CN201710239078.2有效
发明人：陈品宏;郑存闵;蔡志杰;陈姿洁;张凯钧;吴佳臻;黄怡安;陈意维;黄信富;许启茂;冯立伟;王嫈乔;冯仲彦 -专利权人：联华电子股份有限公司;福建省晋华集成电路有限公司
申请日： 2017-04-13 - 公布日： 2020-10-09 - 主分类号： H01L27/108 文献下载
摘要：本发明公开一种存储器元件中的存储点接触结构与其制作方法。该存储器元件中的存储点接触(storage node contact)结构包含一基底，该基底上有一介电层，该介电层中包含有一凹槽，一第一钨金属层，位于该凹槽中，并且填满该凹槽，一粘着层，位于该第一钨金属层上，以及一第二钨金属层，位于该粘着层上，其中该第二钨金属层由一物理气相沉积(Physical vapor deposition，PVD)的方式形成。
存储器元件中的存储点接触结构与其制作方法

[发明专利]半导体存储装置-CN201710821334.9有效
发明人：冯立伟;王嫈乔;邹世芳 -专利权人：联华电子股份有限公司;福建省晋华集成电路有限公司
申请日： 2017-09-13 - 公布日： 2020-10-09 - 主分类号： H01L27/108 文献下载
摘要：本发明公开一种半导体存储装置，包括半导体基底、栅极结构、第一间隙壁结构以及栅极连接结构。半导体基底包括存储单元区以及周围区。栅极结构设置于半导体基底上并位于周围区，栅极结构包括第一导电层以及栅极盖层。栅极盖层设置于第一导电层上，第一间隙壁结构设置于第一导电层的侧壁以及栅极盖层的侧壁上。栅极连接结构包括第一部与第二部。第一部贯穿栅极盖层而与第一导电层电连接。第二部与第一部相连，第二部设置于栅极盖层的上表面上，且第二部接触栅极盖层的上表面。
半导体存储装置

[发明专利]半导体存储装置以及其制作方法-CN201710137051.2有效
发明人： 王嫈乔;冯立伟;何建廷;吕文杰;刘立伟 -专利权人：联华电子股份有限公司;福建省晋华集成电路有限公司
申请日： 2017-03-09 - 公布日： 2020-01-21 - 主分类号： H01L21/8242 文献下载
摘要：本发明公开一种半导体存储装置以及其制作方法，该制作方法包括下列步骤。在半导体基底上形成多个位线结构与存储节点接触。在各位线结构的侧壁上形成第一间隙壁。形成导电层覆盖位线结构、第一间隙壁与存储节点接触。对导电层进行第一图案化制作工艺，用以形成多个条状接触结构，各条状接触结构沿第一方向延伸且对应多个存储节点接触。位于各位线结构于第二方向上的第一侧的第一间隙壁被第一图案化制作工艺暴露出，而各位线结构于第二方向上的第二侧的第一间隙壁被条状接触结构覆盖。将被第一图案化制作工艺暴露出的第一间隙壁移除而形成多个第一空气间隙壁。
间隙壁线结构存储节点接触接触结构制作工艺图案化半导体存储装置制作半导体基底导电层覆盖间隙壁移除方向延伸空气间隙位线结构导电层暴露个位侧壁覆盖

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