[发明专利]三维半导体器件

说明书

本发明公开了三维(3D)半导体器件，其中一种3D半导体器件包括包含层叠在基板上的第一叠层和第二叠层的叠层结构。第一叠层和第二叠层的每个包括第一电极和在第一电极上的第二电极。第一叠层的第二电极的侧壁与第二叠层的第二电极的侧壁水平地间隔开第一距离。在第一叠层和第二叠层的每个中，第一电极的侧壁与第二电极的侧壁水平地间隔开第二距离。第二距离小于第一距离的一半。

技术领域

本发明构思的示例实施方式涉及三维(3D)半导体器件，更具体地，涉及高集成的3D半导体存储器件。

背景技术

半导体器件已经被高集成以便提供优良的性能和低的制造成本。半导体器件的集成密度直接影响半导体器件的成本，从而导致对高度集成的半导体器件的需求。常规二维的(2D)或平面的半导体器件的集成密度可以主要地由单位存储单元占据的面积确定。因此，常规2D半导体器件的集成密度可以极大地受形成精细图案的技术的影响。然而，由于除了其它因素之外，需要极昂贵的设备来形成精细图案，所以2D半导体器件的集成密度继续增大，但是仍然受限制。三维(3D)半导体存储器件已经被发展来克服以上限制。3D半导体存储器件可以包括三维地布置的存储单元。

发明内容

本发明构思的示例实施方式可以提供一种能够改善集成密度的三维(3D)半导体器件。

在一方面中，一种3D半导体器件可以包括：基板，包括单元阵列区域和连接区域；以及叠层结构，从单元阵列区域延伸到连接区域。叠层结构可以包括第一叠层和在第一叠层上的第二叠层，第一叠层和第二叠层的每个可以包括第一电极和在第一电极上的第二电极。在连接区域中，第一叠层的第二电极的侧壁可以与第二叠层的第二电极的侧壁水平地间隔开第一距离。在第一叠层和第二叠层的每个中，第一电极的侧壁可以与第二电极的侧壁水平地间隔开第二距离。第二距离可以小于第一距离的一半。

在一方面中，一种3D半导体器件可以包括：基板，包括单元阵列区域和连接区域；以及多个叠层，竖直地层叠在基板上。每个叠层可以具有设置在连接区域中的垫(pad)部分，每个叠层可以包括竖直地层叠的多个电极。叠层的垫部分的顶表面的端部可以彼此水平地间隔开第一距离。在叠层的垫部分的至少一个中，最上面的电极的侧壁可以与最下面的电极的侧壁水平地间隔开第二距离。第二距离可以小于第一距离的一半。

在一方面中，一种3D半导体器件可以包括：基板，包括单元阵列区域和连接区域；叠层结构，包括竖直地层叠在基板上的多个叠层，每个叠层具有设置在连接区域中的垫部分；以及接触插塞，分别连接到叠层的垫部分。叠层的每个垫部分可以包括竖直地层叠的多个电极。在叠层的垫部分的至少一个中，电极的侧壁可以在彼此相邻的接触插塞之间彼此水平地间隔开。

在一方面中，一种3D半导体器件可以包括：基板，包括单元阵列区域和连接区域；以及叠层结构，在基板上在一个方向上延伸。叠层结构可以包括交替地并且竖直地层叠在基板上且使绝缘层插设在两者之间的第一电极和第二电极。在连接区域中，每个第一电极可以具有通过设置在每个第一电极上的第二电极暴露的第一端部。在连接区域中，每个第二电极可以具有通过设置在每个第二电极上的第一电极暴露的第二端部。第一电极的第一端部可以具有在所述一个方向上的第一宽度，第二电极的第二端部可以具有在所述一个方向上的第二宽度。第一宽度可以小于第二宽度的一半。

在示例实施方式中，一种3D半导体器件包括：基板，包括单元阵列区域和连接区域；叠层结构，包括竖直地层叠在基板上的多个叠层，每个叠层从单元阵列区域延伸到连接区域中，其中每个随后更高的叠层比它下面的叠层延伸更小的距离到连接区域中；并且每个叠层包括具有侧壁和顶表面的多个电极，最上面的电极比该叠层内的任何其他电极延伸到连接区域中更小的距离，其中由每个叠层中的最上面的电极的侧壁和顶表面的交叉点限定的线与基板形成一角度，该角度小于由该叠层内的电极的侧壁和顶部的交叉点限定的线与基板形成的角度。

在示例实施方式中，一种3D半导体器件包括穿过单元阵列区域中的叠层的多个竖直结构以及设置在每个竖直结构与叠层之间的数据存储层。