[发明专利]III‑V族纳米线隧穿FET的方法及结构

说明书

技术领域

本发明通常涉及隧穿场效应晶体管(tunnel field-effect transistor；TFET)装置，尤其涉及异质结TFET及其制造方法。

背景技术

隧穿场效应晶体管的操作是基于电子隧穿，其原则上能够在室温下低于60mV/decade的理论亚阈值摆幅(subthreshold swing；SS)开启和关闭，该理论亚阈值摆幅归因于传统金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor；MOSFET)情况下的热载流子注入。因此，TFET的使用有望降低电子装置的功率消耗。

TFET装置结构包括p-i-n(p型、本征、n型)结，其中，该本征区的静电位由栅极终端控制。通过施加栅极偏置来操作该装置，以在该本征区中发生电子积累。在充分的栅极偏置下，当该本征区的导带与该p型区的价带对齐时，发生带间隧穿(band-to-band tunneling；BTBT)。来自该p型区的价带的电子隧穿进入该本征区的导带且电流流过该装置。当降低该栅极偏置时，该些能带变为不对齐且电流流动停止。

鉴于纳米线FET的短沟道效应、关态漏电流抑制，及其提供不限于kT/q的亚阈值摆幅的能力(其中，k是波尔兹曼常数，T是绝对温度，以及q是电子上的电荷大小)，此类装置已成为下一代超大规模集成(very large scale integration；VLSI)装置的候选装置。鉴于上述，提供一种结构及制造方法容易通过互补金属氧化物半导体(complementary metal oxide semiconductor；CMOS)兼容技术制造的纳米线TFET将是有利的。

发明内容

依据本申请的实施例，揭示了一种水平p-i-n纳米线异质结TFET。所揭示的TFET的制造与CMOS制程兼容，尤其适于FinFET集成。一种示例纳米线TFET包括由栅极氧化物沿沟道区包覆的水平纳米线沟道。

在本申请的各种实施例中，一种隧穿场效应晶体管包括：包括纳米线的第一部分的沟道区，分别包括该纳米线的第二部分及第三部分的源区及漏区，以及围绕该沟道区的栅极，其中，该纳米线的该第一部分包括本征III-V族半导体。

在另外的实施例中，一种隧穿场效应晶体管包括：包括纳米线的沟道区，与该纳米线的相应第一端及第二端邻接的源区及漏区；以及围绕该沟道区的栅极，其中，该纳米线的该第一部分包括本征III-V族半导体。

一种制造隧穿场效应晶体管的方法包括：在结晶衬底上形成III-V族半导体层；相对该III-V族半导体层选择性蚀刻该结晶衬底，以形成悬挂纳米线；形成包覆该悬挂纳米线的栅极结构；以及邻近该纳米线的相应第一端及第二端形成源区及漏区。

附图说明

下面有关本申请的具体实施例的详细说明与下面的附图结合阅读时可被最好地理解，附图中，类似的附图标记表示类似的结构，且其中：

图1显示在绝缘体上SiGe衬底上形成覆被III-V族层的示意剖视图；

图2显示图1的III-V族层-SiGe层堆叠被图案化为鳍片；

图3显示在图2的鳍片结构及场氧化物上方设置牺牲氧化物层；

图4为横切前面视图的视图，以显示在沟道区定义替代金属栅极制程以及移除该牺牲氧化物层以后包括介电间隙壁及层间介电质的结构的剖面。

图5显示通过选择性蚀刻SiGe形成横跨该沟道区的系留III-V族纳米线；

图6显示通过共形沉积高k栅极氧化物将该纳米线包覆于该沟道区内。

图7显示移除该层间介电质并再形成p型III-V族源区及漏区；

图8显示光刻掩膜以及自该漏区移除III-V族材料；

图9显示在该漏区中再生长n型III-V族材料；以及

图10显示在p-i-n纳米线异质结TFET的该再形成源区及漏区上方形成平坦化层间介电质。

具体实施方式

现在将详细讨论有关本申请的发明主题的各种实施例，其中一些实施例被显示于附图中。附图中相同的附图标记将用以表示相同或类似的部件。

在下面的说明中，阐述大量具体细节，例如特定结构、组件、材料、尺寸、制程步骤及技术，以提供有关本申请的各种实施例的理解。不过，本领域的普通技术人员将了解，本申请的各种实施例可在不具有这些具体细节的情况下实施。在其它实例中，为避免模糊本申请，对熟知的结构或制程步骤未作详细说明。