[发明专利]半导体结构的形成方法

说明书

技术领域

本发明涉及半导体领域，尤其涉及一种半导体结构的形成方法。

背景技术

金属氧化物半导体器件具有高响应速率、低功耗等特点而被广泛地应用 于存储、数码、电脑、通讯等领域。一般的，金属氧化物半导体器件具有栅 极、源极和漏极，通过栅极控制源极和漏极之间的导通与截止。

其中，在栅极两侧的衬底内形成源极和漏极时，先在栅极的侧壁形成侧 壁结构，然后以栅极及侧壁结构为掩膜，采用离子注入的方法形成的。因此， 侧壁结构的形成质量对器件的电学和可靠性性能具有较大的影响。

但是，现有技术侧壁结构容易引起半导体器件性能的下降。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，优化半导体器件 的性能。

为解决上述问题，本发明提供一种半导体结构的形成方法。包括如下步 骤：提供衬底，所述衬底上形成有栅极结构；形成保形覆盖所述栅极结构和 衬底表面的侧壁结构膜，所述侧壁结构膜包括第一侧壁膜、位于所述第一侧 壁膜顶部表面的第二侧壁膜以及位于所述第二侧壁膜顶部表面的第三侧壁 膜，其中，所述第三侧壁膜与所述第二侧壁膜的材料不相同；采用第一无掩 膜刻蚀工艺，去除部分厚度的所述第三侧壁膜，其中，所述第一无掩膜刻蚀 工艺对所述第三侧壁膜和第二侧壁膜具有第一刻蚀选择比；采用第二无掩膜 刻蚀工艺，去除所述栅极结构顶部以及所述衬底上的剩余第三侧壁膜，形成 第三侧壁层，其中，所述第二无掩膜刻蚀工艺对所述第三侧壁膜和第二侧壁 膜具有第二刻蚀选择比，所述第二刻蚀选择比大于所述第一刻蚀选择比；以 所述第三侧壁层为掩膜，采用第三无掩膜刻蚀工艺，去除所述栅极结构顶部 以及所述衬底上的第二侧壁膜，形成第二侧壁层；所述第三侧壁层、第二侧 壁层以及第一侧壁膜构成侧壁结构。

可选的，所述第一侧壁膜的材料为氧化硅，所述第二侧壁膜的材料为氮 化硅，所述第三侧壁膜的材料为氧化硅。

可选的，所述第一侧壁膜的厚度为750埃至1100埃。

可选的，去除部分厚度的所述第三侧壁膜的厚度值为300埃至600埃。

可选的，所述第一无掩膜刻蚀工艺为等离子体干法刻蚀工艺。

可选的，所述第一无掩膜刻蚀工艺的工艺参数包括：刻蚀气体为CF₄和 CHF₃的混合气体，CF₄的气体流量为10ccm至20sccm，CHF₃的气体流量为 40ccm至60sccm，功率为300W至400W，压强为100mTorr至140mTorr。

可选的，所述第二无掩膜刻蚀工艺为等离子体干法刻蚀工艺。

可选的，所述第二无掩膜刻蚀工艺的工艺参数包括：刻蚀气体为C₄F₈和 CO的混合气体。

可选的，所述第二无掩膜刻蚀工艺的工艺参数包括：C₄F₈的气体流量为 5ccm至15sccm，CO的气体流量为40ccm至60sccm，功率为800W至1000W， 压强为50mTorr至70mTorr。

可选的，所述第二刻蚀选择比的值为8:1至10:1。

与现有技术相比，本发明的技术方案具有以下优点：

本发明在形成第三侧壁层的过程中，先采用第一无掩膜刻蚀工艺去除部 分厚度的第三侧壁膜，其中，所述第一无掩膜刻蚀工艺对所述第三侧壁膜和 第二侧壁膜具有第一刻蚀选择比，所述第一无掩膜刻蚀工艺可以去除大部分 第三侧壁膜，从而可以减少后续去除剩余第三侧壁膜的工艺时间；然后采用 第二无掩膜刻蚀工艺，去除所述栅极结构顶部以及所述衬底上的剩余第三侧 壁膜，其中，所述第二无掩膜刻蚀工艺对所述第三侧壁膜和第二侧壁膜具有 第二刻蚀选择比，所述第二刻蚀选择比大于所述第一刻蚀选择比，也就是说， 所述第二无掩膜刻蚀工艺对剩余第三侧壁膜的刻蚀速率远大于对所述第二侧 壁膜的刻蚀速率，在形成所述第三侧壁层时，可以减小所述刻蚀工艺对所述 第二侧壁膜的损耗，从而可以减小后续刻蚀所述第二侧壁膜的工艺对所述第 一侧壁膜的损耗；如果所述第二侧壁膜损耗过多，还容易在后续刻蚀所述第 二侧壁膜以形成第二侧壁层的过程中，导致所述第一侧壁膜被过多地刻蚀， 甚至暴露出衬底而对所述衬底造成损伤。因此，通过所述第二无掩膜刻蚀工 艺，可以避免所述衬底受到损伤，进而优化半导体器件的性能。