[发明专利]电子封装件及其制法与基板结构

说明书

一种电子封装件及其制法与基板结构，基板结构，包括：具有相对的第一表面与第二表面的基板本体、以及设于该第一表面上并电性连接该基板本体的多个导电柱，以通过该些导电柱取代现有导电硅穿孔，因而大幅降低制作成本。

技术领域

本发明有关一种电子封装件，尤指一种节省制作成本的电子封装件及其制法与基板结构。

背景技术

随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。目前应用于芯片封装领域的技术，例如芯片尺寸构装(Chip Scale Package，简称CSP)、芯片直接贴附封装(Direct Chip Attached，简称DCA)或多芯片模组封装(Multi-Chip Module，简称MCM)等覆晶型态的封装模组、或将芯片立体堆迭化整合为三维积体电路(3D IC)芯片堆迭技术等。

图1A至图1F为现有3D芯片堆迭的电子封装件1的制法的剖面示意图。

如图1A所示，提供一具有相对的转接侧10b与置晶侧10a的硅板体10，且该硅板体10的置晶侧10a上形成有多个开孔100。

如图1B所示，将绝缘材102与导电材(如铜材)填入该些开孔100中以形成导电硅穿孔(Through-silicon via，简称TSV)101。接着，于该置晶侧10a上形成一电性连接该导电硅穿孔101的线路重布结构(Redistribution layer，简称RDL)。

具体地，该线路重布结构的制法，包括形成一介电层11于该置晶侧10a上，再形成一线路层12于该介电层11上，且该线路层12形成有位于该介电层11中并电性连接该导电硅穿孔101的多个导电盲孔120，之后形成一绝缘保护层13于该介电层11与该线路层12上，且该绝缘保护层13外露部分该线路层12，最后结合多个如焊锡凸块的第一导电元件14于该线路层12的外露表面上。

如图1C所示，一暂时性载具40(如玻璃)以胶材400结合于该置晶侧10a的绝缘保护层13上，再研磨该转接侧10b的部分材质，使该些导电硅穿孔101的端面外露于该转接侧10b’。

具体地，于研磨制造方法中，该硅板体10未研磨前的厚度h约700至750um(如图1B所示)，而研磨后的厚度h’为100um(如图1C所示)，且一般制造方法会先以机械研磨方式使该硅板体10的厚度剩下102至105um，再以化学机械研磨(Chemical-MechanicalPolishing，简称CMP)方式研磨至100um。

此外，该胶材400的厚度t为50um，因而于制造方法时会受限于该胶材400的总厚度变动(total thickness variation，简称TTV)，若TTV过大(约为10um)，如图1C’所示，该硅板体10于左右侧会发生高低倾斜，导致该硅板体10于研磨时会有碎裂风险(crack risk)，且于研磨后，往往仅部分该导电硅穿孔101露出，而部分该导电硅穿孔101没有露出。

又，因薄化该硅板体10有所限制(研磨后的厚度h’为100um)，故该导电硅穿孔101会有一定的深度d(约100um)，使该导电硅穿孔101的深宽比受限为100um/10um(即深度d为100um，宽度w为10um)。

另外，若欲使该导电硅穿孔101的深度仅为10um，将因制造方法成本过高而无法量产。具体地，因该胶材400的TTV约为10um，使研磨(机械研磨与CMP)该硅板体10的厚度h’只能磨薄至剩下100um，而后续需通过湿蚀刻(wet etch)移除该硅板体10的厚度h”约90um之多，才能使该导电硅穿孔101露出，但是若采用湿蚀刻制造方法，其蚀刻制造方法时间冗长，导致需极多蚀刻药液且提高制作成本。