[发明专利]超薄多层封装体及其制作方法

说明书

技术领域

本发明公开了一种超薄多层封装体，本发明还公开了一种超薄多层封装体的制作方法。

背景技术

随着人们对电子产品的要求向小型化、多功能、环保型等方向的发展，人们努力寻求将电子系统越做越小，集成度越来越高，功能越做越多、越来越强，由此产生了许多新技术、新材料和新设计，其中叠层芯片封装技术以及系统级封装（System-in-Package，SIP）技术就是这些技术的典型代表。

晶圆级封装以晶圆为加工对象，在晶圆上同时对多个芯片进行封装、测试，最后切割成单个器件，以倒扣焊的方式组装，它使封装尺寸减小至芯片尺寸，是一种先进的超小型封装技术。与传统封装技术不同，传统晶片封装是切割后再封装和测试，封装后尺寸会比原晶片尺寸增加约20%，而晶圆级封装是先在整片晶圆上进行封装和测试，然后再进行划线分割，封装后的体积与IC裸芯片的尺寸几乎相同，进一步促进集成电路封装的小型化发展。

现今，半导体封装产业为了满足各种高密度封装的需求，逐渐发展出各种不同型式的封装构造，比如硅通孔封装、晶圆级封装构造（wafer level package，WLP）、芯片尺寸封装构造（chip scale package，CSP）以及无外引脚封装构造（qua-flat no-lead package，QFN）等。由于传统的WLP所实现的芯片间互联都建立在通过多层布线实现芯片间的互联，而同时这些技术也会引入一些其他的问题，比如信号延迟、干扰等。

在公开号为US 2014/0036454 A1的文件中，介绍了一种焊孔阵列(BVA)技术。在新型POP封装中，通过增加POP的中间层带宽来延迟对TSV的需求。BVA POP是基于铜线键合的封装堆叠互连技术，能够减少间距，并在POP周围的堆叠装置中大量的互连。但是该技术同时面临一个问题就是在芯片之间的互连是通过重复制作的引线实现的，该技术会引来一系列的电性能问题和可靠性问题，比如焊接不完全和焊接区域隐裂等问题。

发明内容

本发明的目的之一是克服现有技术中存在的不足，提供一种电性能好、可靠性较高的超薄多层封装体。

本发明的另一目的是提供一种制作成本低廉、良率较高的超薄多层封装体的制作方法。

按照本发明提供的技术方案，所述超薄多层封装体，在基底层的上表面设有芯片层，在芯片层的外部填充有包封体，在包封体与芯片层的上表面设有正面钝化层，在基底层的下表面设有介质层，在介质层的下表面设有背面钝化层，在正面钝化层内嵌有正面布线，在背面钝化层内嵌有背面布线，背面布线与正面布线之间通过穿透基底层和包封体的金属柱相连，

所述芯片层位于金属柱区域外；且所述芯片层为一层芯片或者多层堆叠芯片。该堆叠体如果是一层芯片，可以直接利用倒装焊或者正面贴装进行组装；如果是多层芯片，可以在基底层上多次利用倒装焊或者正面贴装进行组装，也可以在基底层外的装置上预先进行倒装焊或者正面贴装将多层芯片组装好，然后一次性地组装到基底层上固定的位置。

所述基底层材料为硅、玻璃、SiC或者三五族单晶体。

所述金属柱分布在基底层外周的方形区域或者金属柱在基底层的中心区域或者沿中心往外扩散。具体的分布方式可以为回形分布，芯片放置于回形中心区域；也可以为十字分布，芯片均匀放置在四分之一的芯片区域位置；也可以将金属柱放置在基底层的中心位置，叠层芯片均匀围绕金属柱分布。

所述金属柱直径范围为1um~300um，高度范围为10um~750um；

所述金属柱的外壁上由内向外依次设有种子层、阻挡层和介质层。

所述正面布线包含正面钝化层内部的布线层以及其引出的输入输出电性端口；所述背面布线包含背面钝化层内部的布线层以及其引出的输入输出电性端口。

一种超薄多层封装体的制作方法包含以下步骤：

a、从硅基底层的下表面向上开设盲孔；

b、在盲孔内制作介质层、阻挡层和种子层，然后填充金属柱；

c、在金属柱的下端部制作背面布线；

d、从上往下将基底层减薄使金属柱露出，金属柱的露出高度大于或者等于芯片层的厚度；

e、将芯片层放置在基底层的上表面及金属柱外的区域；

f、在芯片层的外部填充包封体；

g、研磨使金属柱的上端部和芯片层的电性接口暴露，再在金属柱的上端部制作正面布线，连接芯片层的电性接口。

步骤a中盲孔的深度大于等于最终基底层的厚度。