[发明专利]提高浅沟道隔离结构窄宽度效应的方法

说明书

技术领域

本发明涉及集成电路制造领域，特别涉及一种提高浅沟道隔离结构窄宽度效应的方法。

背景技术

半导体器件各元件之间的隔离通常是通过局部硅氧化（LOCOS）和浅沟道隔离（Shallow Trench Isolation，STI）来实现的。

在这两者中，LOCOS方法的操作简单，并能同时形成宽隔离薄膜和窄隔离薄膜。但是，在LOCOS方法中，边氧化会形成鸟啄型蚀像（bird break），因而使得隔离区域变宽，导致源/漏区域的有效面积减少。而且，在LOCOS方法中，取决于热膨胀系数之间差的应力在域氧化物薄膜的形成过程中集中到氧化物薄膜的边缘，导致在硅衬底上形成晶体缺陷而引起大量的电流泄露。

因此，浅沟道隔离技术是必不可少的。浅沟道隔离具有优异的隔离性能、平坦的表面形状、良好的抗锁定性能、几乎为零的场侵蚀、较小的漏电流和结电容等特点，现已成为半导体器件制造工艺的主流隔离技术。

传统的形成浅沟道隔离结构的主要工艺步骤包括：

步骤01：提供半导体衬底100，在所述半导体衬底100上依次形成氧化层101和氮化层102，如图1a所示。

步骤02：依次刻蚀所述氮化层102、氧化层101和部分半导体衬底100形成浅沟道隔离凹槽103，如图1b所示。

采用干法刻蚀和高深宽比工艺（HARP）形成的浅沟道隔离凹槽103，形貌可以为上宽下窄的V形或倒梯形。

步骤03：采用化学气相沉积或热氧化的方法，在所述浅沟道隔离凹槽103内壁形成衬氧化层104，形成浅沟道隔离凹槽105，如图1c所示。

步骤04：采用高深宽比工艺或高密度等离子体化学气相沉积（HDPCVD）工艺，在所述浅沟道隔离凹槽105中填充绝缘氧化层106，平坦化所述绝缘氧化层106，并去除氮化层102，形成浅沟道隔离结构，如图1d所示。

通常，在CMOS器件工艺中，器件的阈值电压随着沟道宽度的变窄而增大，即窄宽度效应（narrow width effect）；但是在浅沟道隔离工艺中，器件的阈值电压随着沟道宽度的变窄而降低，称为反窄宽度效应（reverse narrow width effect）。随着CMOS器件尺寸不断缩小，特别是进入到65nm及以下节点，反窄宽度效应已经成为制约小尺寸器件性能的重要因素。

发明内容

本发明提供了一种提高浅沟道隔离结构窄宽度效应的方法，以解决现有技术中随着半导体器件尺寸的缩小，半导体器件的阈值电压随着沟道宽度的变窄而降低，从而影响半导体器件性能的问题。

本发明提供的提高浅沟道隔离结构窄宽度效应的方法，包括：

提供一半导体衬底，所述半导体衬底包含有第一材料层与第二材料层；

在所述半导体衬底上依次形成氧化层与氮化层；

进行第一次刻蚀，在所述氮化层、氧化层、半导体衬底第一材料层和第二材料层上形成第一浅沟道隔离凹槽；

在所述第一浅沟道隔离凹槽中，对所述半导体衬底第二材料层进行第二次刻蚀，形成第二浅沟道隔离凹槽；

在所述第二浅沟道隔离凹槽中填充隔离材料，并进行平坦化处理；

去除所述氮化层，形成浅沟道隔离结构。

进一步的，所述半导体衬底第一材料层与第二材料层的材质不同。

进一步的，所述半导体衬底第一材料层的材质为硅、锗化硅或碳化硅。

进一步的，所述半导体衬底第二材料层的材质为硅、锗化硅或碳化硅。

进一步的，所述锗化硅中锗的摩尔比为0.2～0.45。

进一步的，所述碳化硅中碳的摩尔比为0.05～0.2。

进一步的，所述半导体衬底第一材料层的厚度为20nm～100nm。

进一步的，所述氧化层的厚度为100～400。

进一步的，第一次刻蚀为湿法刻蚀。

进一步的，所述硅或锗化硅的第二次刻蚀为湿法刻蚀。

进一步的，采用氢氟酸对硅进行湿法刻蚀。

进一步的，采用醋酸对锗化硅进行湿法刻蚀。

进一步的，所述碳化硅的第二次刻蚀为干法刻蚀。

进一步的，采用等离子体对碳化硅进行干法刻蚀

进一步的，所述氧化层的材质为氧化硅，所述氮化层的材质为氮化硅，所述隔离材料的材质为氧化硅。

与现有技术相比，本发明具有以下优点：