[发明专利]实现推回结隔离半导体结构的方法

说明书

技术领域

本发明涉及半导体技术，更特别的是，本发明涉及硅半导体材料制作的结隔离双极型晶体管结构。 

背景技术

双极型晶体管器件和电路往往在硅晶片中的结隔离池上制造出来，以便产生电路元件之间的电气隔离，特别是在线性集成电路中。通常情况下，一种导电类型的外延层存在于另一种导电类型相反的硅衬底上。设备池继而定义在外延层中，在池周围形成了一个相反的导电类型掺杂的边界，并且从外延层表面到衬底延伸。掺杂的边界是由掺杂外延层表面很浅的区域形成，然后掺杂物扩散至热驱动的底层衬底。热驱动也扩散掺杂物导致屏障体现为一般半圆的横截面。这种不必要的横向扩散，减少了在个别隔离池中制造的集成电路组件的表面积。 

迄今为止，一直试图减少在外延层生长之前在衬底上形成高掺杂区域的边界区的横截面，掺杂衬底掺杂后向上扩散，而掺杂物从外延层表面向下扩散。因此，掺杂厚度只需要有外延层厚度的一半，因此，横向扩散也减少了，使得池表面积更大。这种方法会产生的一个问题是两列掺杂区域在向上扩散和掺杂向下扩散时将会汇集到一起。 

发明内容

因此，本发明的目的是得到在半导体设备制造结隔离池时的改进方法。 

本发明的另一个目的，是一个结隔离半导体结构产生了一个表面积更大的池。 

本发明的一个特点是在结隔离池中，改变了掺杂物剖面图中隔离交界处以便增加池表面积。 

对比文献，发明专利：半导体结构，申请号：200710126295.7 

对比文献，发明专利：半导体结构，申请号：200510126898.8 

附图说明

图1为半导体结构部分截面的透视图，阐明了设备池的结隔离。 

图2(a)和图2(b)为与先前技术相应的结隔离区的截面图。 

图3(a)和图3(b)为半导体结构的截面图，显示了一种与先前技术相应形成结隔离区的可选择的方法。 

图4(a)到4(c)为与本发明一个实例相应的结隔离区构造的截面图。 

图5(a)和5(b)分别为先前技术及本发明相应的结隔离区与外延层掺杂浓度图。 

具体实施方式

图1是一个在半导体器件的结隔离池的截面透视图，它与先前的技术相应。结构包括一个P型掺杂的硅衬底10，其上有N型掺杂外延层12。一个P+结隔离区14围绕池16上的设备区域，这样可以通过电气隔离半导体内部的其他电路结构从而制造某种电路结构。如图所示，结隔离区14有普遍的半圆形截面积，它从外延层12表面延伸到底层P型衬底10。 

图2(a)和2(b)的剖面视图，对与先前技术相应的结隔离区14进行了说明。外延层12在衬底10上，P+掺杂的环14’，例如浓度为10^19个原子每立方厘米的硼，在外延层12的表面形成。此后，硼掺杂在热驱动下从外延层到底层硼掺杂衬底10延伸，如图2(b)所示。如上所述，硼原子横向垂直地扩散开来，从而形成的结隔离区一般为半圆形的横截面。环形硼掺杂物浓度会从中 央部分的高浓度掺杂浓度到较低的外围部分都有所不同，正如参考下面图5(a)及5(b)进一步而说明。 

由于在硼掺杂扩散环中的横向扩散，池16表面积减少，从而限制了制造电路元件和结构的表面积。迄今为止，一直试图减少结隔离区的宽度，在外延层12产生之前就形成衬底10的P+掺杂区域，然后在衬底中的高掺杂区域上方形成高掺杂区14’，正如横截面图3(a)所说明。此后，P+掺杂原子都是向上扩散和热驱动向下扩散，使得掺杂只占据约外延层厚度12的二分之一。因此，横向或者水平扩散的掺杂是有限的，导致结隔离区的宽度也相应减少。然而，这项技术需要精确校准在衬底掺杂地区18和掺杂区14’，以便掺杂区互相扩散。 

图4(a)-4(c)说明了按照本发明的一个实施例中的一个结隔离区的制造。在图4(a)中，P衬底20有N型的外延层22，在它上面有一个高掺杂P+环24’形成于外延层的表面，它与图2(a)所示的先前的技术相类似。 

此后，正如在图4(b)所说明，N型掺杂扩散或渗入外延层22的表面。然后这种结构被加热以推动渗入过程并驱动来自环24’的P+掺杂，从而形成隔离区24。在结隔离区24的外围部分N型掺杂浓度超过P型掺杂浓度的，从而改变外围部分形成一个有效的N型掺杂浓度，正如图4(c)所示。事实上，结隔离区被压至外延层表面，从而增加了电路结构制造池的表面积。