[发明专利]半导体结构的测试方法

说明书

技术领域

本发明涉及一种测试方法，尤指一种半导体结构的测试方法。

背景技术

随着电子产业的蓬勃发展，电子产品在型态上趋于轻薄化，在功能上则逐渐迈入高性能、高功能、高速度化的研发方向。在现行的覆晶技术因具有缩小芯片封装面积及缩短信号传输路径等优点，目前已经广泛应用于芯片封装领域，例如，芯片尺寸构装(Chip Scale Package,CSP)、芯片直接贴附封装(Direct Chip Attached,DCA)以及多芯片模块封装(Multi－Chip Module,MCM)等型态的封装模块，均可利用覆晶技术而达到封装的目的。

于覆晶封装工艺中，因芯片与封装基板的热膨胀系数的差异甚大，所以芯片外围的凸块无法与封装基板上对应的接点形成良好的接合，使得凸块易自封装基板上剥离。另一方面，随着集成电路的积集度的增加，因芯片与封装基板之间的热膨胀系数不匹配(mismatch)，其所产生的热应力(thermal stress)与翘曲(warpage)的现象也日渐严重，其结果将导致芯片与封装基板之间的可靠度(reliability)下降，并造成信赖性测试失败。

此外，现有封装基板表面以二维方式布设多个个芯片于封装基板上，随者布设数目越多，其封装基板面积也需随之扩大，现今为迎合终端产品体积微型化及高效能的需求，其现有的封装方式及封装结构已不敷使用。

为了解决上述问题，遂发展出以半导体基材作为中介结构的三维(3D)芯片堆栈技术，通过于一封装基板与一半导体芯片之间增设一硅中介板（Silicon interposer），借由该硅中介板与该半导体芯片的材质接近，而能有效避免热膨胀系数不匹配所产生的问题。且硅中介板与半导体芯片接置的一侧以半导体晶圆工艺制作出的线路，且半导体芯片欲接置该线路的接点或线路也为半导体晶圆工艺制作出，所以硅中介板可在不放大面积的情况下，可容置多个半导体芯片；又为符功能设计或电路设计需要，该多个半导体芯片也可以堆栈方式达成，所以可符合现今终端产品轻薄短小及高功能的需求。

如图1A所示，通过于一整片硅基材（图略）或晶圆（图略）中形成多个导电硅穿孔（TSV）100，再分别形成一线路重布结构（RDL）13a,13b于该硅基材的上、下两侧，并形成多个焊球14于该下侧线路重布结构13b上。

接着，切割硅基材以形成多个硅中介板10，之后于每一硅中介板10上，将一第一半导体芯片11a（如功能芯片）借由多个导电凸块110接置于该线路重布结构13a上，再形成底胶12a于该第一半导体芯片11a与该线路重布结构13a之间，以包覆该些导电凸块110。

如图1B所示，于该硅中介板10借由该些焊球14接置且电性连接于一封装基板15上，且形成底胶12b于该封装基板15与该下侧线路重布结构13b之间，以包覆该些焊球14。

如图1C所示，将一第二半导体芯片11b（如功能芯片）借由多个导电凸块110接置于该线路重布结构13a上，再形成底胶12a于该第二半导体芯片11b与该线路重布结构13a之间，以包覆该些导电凸块110，以制成一半导体封装件1。

前述现有半导体封装件1的制法中配合测试过程，该测试过程先进行图1B的工艺的电性测试，即测试该第一半导体芯片11a与该硅中介板10，遂将电测探针连接该封装基板15上的植球150以进行第一次电性测试，待测试通过后，再于该硅中介板10上设置该第二半导体芯片11b以进行第二次电性测试。借以有效得知该半导体封装件1的整体电性良率。

但是，现有测试方式于该硅中介板10设于该封装基板15上后才进行，致使测试过程相当缓慢（因导电路径需经过该封装基板15的内部线路），因而增长作业时间，造成后续生产效率（throughput）下降。

此外，于现有半导体封装件1的制法中，半导体芯片及该硅基材形成该导电硅穿孔100的制作成本极高，又每一硅中介板10因工艺良率之故，往往存在有良好者与不良者(如硅穿孔制作瑕疵而未能导电)。所以当半导体芯片（第一及第二半导体芯片11a,11b）或封装基板15经电性量测后，可选择好的半导体芯片或好的封装基板15接置于该硅中介板10上。因此，好的半导体芯片或好的封装基板15可能会接置于不良的硅中介板10上，导致于第一或第二电性测试后，需将好的半导体芯片、好的封装基板15与不良硅中介板10一并报废(如第一次检测第一半导体芯片通过检测，后续接置第二半导体芯片，再进行第二次检测，却因第二半导体芯片连接到未能电性导通的导电硅穿孔，而发生整个封装件要报废)，因而无法降低该整体半导体封装件1的制作成本。