[发明专利]隔离的晶体管和二极管、用于半导体管芯的隔离和终端结构

说明书

本申请是申请日为2009年2月25日且发明名称为“隔离的晶体管和二极管、用于半导体管芯的隔离和终端结构”的中国专利申请200980115026.8的分案申请。

相关申请的交叉引用

本申请是于2008年2月14日提交的申请No.12/069,941的部分继续申请。

本申请是于2007年8月8日提交的申请No.11/890,993的部分继续申请。申请No.11/890,993是于2006年5月31日提交的申请No.11/444,102的继续申请，且是下述申请的部分继续申请：(a)于2004年8月14日提交的申请No.10/918,316，其是于2002年8月14日提交的、现在为美国专利No.6,900,091的申请No.10/218,668的分案申请；(b)于2005年8月15日提交的申请No.11/204,215，其是2002年8月14日提交的、现在为美国专利No.6,943,426的申请No.10/218,678的分案申请。上述每个申请和专利通过引用全部结合于此。

背景技术

在制造半导体集成电路（IC）芯片的过程中，经常需要使不同的器件与半导体衬底电隔离并使不同的器件彼此电隔离。提供器件之间的横向隔离的一种方法是公知的硅局部氧化（LOCOS，Local Oxidation Of Silicon）工艺，其中芯片的表面用相对硬的材料，诸如硅氮化物作为掩模，较厚的氧化层在掩模的开口中热生长。另一种方法是在硅中刻蚀沟槽，然后用诸如硅氧化物的电介质材料填充该沟槽，这也被称为沟槽隔离。尽管LOCOS和沟槽隔离两者能够防止之间不期望的表面导通，但它们并不便于完全的电隔离。

需要完全的电隔离以集成某些类型的晶体管，包括双极结型晶体管和各种金属氧化物半导体（MOS）晶体管（包括功率DMOS晶体管）。还需要完全的隔离以允许在操作期间CMOS控制电路浮置到高于衬底电势很多的电势。完全的隔离在模拟、功率和混合信号集成电路的制造中也尤其重要。

尽管常规的CMOS晶片制造提供了高密度的晶体管集成，但它不便于所制造的器件的完全电隔离。具体地，包含在制作于P型衬底中的常规CMOS晶体管对中的NMOS晶体管具有短路到衬底的P阱“体”或“背栅”，因此不能浮置在接地电势之上。该限制实质上妨碍了NMOS用作高压侧开关（high-side switch）、模拟传输晶体管（pass transistor）或用作双向开关。这也使得电流检测更加困难，并经常妨碍集成的源极-体短路的使用，需要该短路以使得NMOS更加雪崩强化（avalanche rugged）。此外，由于常规CMOS中的P型衬底通常被偏置到最负的芯片上电势（定义为“接地电势”），所以每个NMOS必然经受不期望的衬底噪声。

集成器件的完全电隔离典型地采用三重扩散、外延结隔离或电介质隔离来实现。最普遍形式的完全电隔离是结隔离。尽管不像电介质隔离（其中氧化物围绕每个器件或电路）那样理想，但是结隔离已经在历史上提供了制造成本与隔离性能之间的最好折衷。

对于常规的结隔离，使CMOS电隔离需要一复杂结构，该复杂结构包括在P型衬底上生长N型外延层，该N型外延层被电连接到P型衬底的深P型隔离的环形环围绕，以形成完全被隔离的N型外延岛，该完全被隔离的N型外延岛在其下方和所有侧面上具有P型材料。外延层的生长较慢并且耗时，代表了半导体晶片制造过程中最昂贵的单个步骤。隔离扩散也比较昂贵，使用高温扩散来进行并且持续时间延长（达到18小时）。为了能够抑制寄生器件，在外延生长之前重掺杂的N型埋层（NBL）也必须被遮蔽并被选择性地引入。

为了在外延生长和隔离扩散期间使向上扩散最小化，选择慢扩散剂诸如砷（As）或锑（Sb）来形成N型埋层（NBL）。然而，在外延生长之前，该NBL层必须扩散得足够深以减小其表面浓度，否则外延生长的浓度控制将被不利地影响。因为NBL包括慢扩散剂，所以该外延之前的扩散工艺将耗费十小时以上。只有在隔离完成之后，才能开始常规CMOS制造，从而与常规CMOS工艺相比为结隔离工艺的制造增加了相当可观的时间和复杂性。