[发明专利]一种具有界面N+层的SOI LDMOS半导体器件

说明书

技术领域

本发明涉及一种半导体功率器件，特别涉及一种具有界面N⁺层的SOI LDMOS半导体器件。

背景技术

绝缘体上的硅（Semiconductor On Insulator即SOI)是在上世纪80年代发展起来的新型结构的半导体衬底材料，其独特的结构特点克服了诸多常规体硅材料的不足，充分发挥了硅集成电路技术的潜力，被誉为21世纪的硅集成技术，得到了国内外众多专家学者的广泛关注和深入研究。

SOI高压集成电路（High Voltage  Integrated Circuit，HVIC）集微电子技术、SOI技术和功率电子技术于一体，近年来得到了迅速地发展，成为功率集成电路领域的一个十分重要的新兴分支，在武器装备、工业自动化、航空航天、电力电子和其它高新技术产业有着极为广泛的应用前景。SOI横向高压器件作为SOI HVIC的核心部分之一因为其低的纵向耐压和较高的自热效应而限制了其在高压领域内的应用。SOI器件的击穿电压由其纵向击穿电压和横向击穿电压的较小值决定。由于介质埋层阻挡了器件耗尽区向衬底层扩展，使衬底层不能参与器件耐压，也即常规SOI器件的纵向耐压仅由有源顶层硅和介质埋层所承担。受器件结构、自热效应以及工艺实现等的限制，有源顶层硅和介质埋层都不能太厚，一般是顶层硅厚度（t_S）小于20μm，介质埋层厚度（t_I）小于4μm，所以SOI横向高压器件纵向耐压较低，成为限制其在HVIC的应用和发展的主要原因。这方面的内容可见参考文献：F. Udrea, D. Garner, K. Sheng, A. Popescu, H. T. Lim and W. I. Milne, “SOI power devices”, Electronics & Communication Engineering Journal, pp27-40（2000）；或，Warmerdan I.and Punt, W., “High-voltage SOI for single-chip power”, Eur. Semicond., June, pp19-20(1999)。

典型的常规N沟道SOI LDMOS结构如图1所示，1为衬底硅层（N^-或P^-），2为介质埋层，3为有源半导体层（S层），4为N⁺漏区，5为N⁺源区，6为P阱，7为漏电极，8为源电极，9为栅氧化层，10为栅电极。图1所示常规的SOI高压器件纵向耐压受到有源顶层3和介质埋层2界面的无电荷高斯定理限制：对于介质埋层为SiO₂的常规SOI器件，在器件击穿时的介质埋层电场E_I和有源半导体内电场E_S恒有关系“E_I≈3E_S”。由于常规情况下硅的临界击穿电场（E_S,C）是一个20-40 V/μm间的常数，故器件击穿时E_I约为100V/μm，而实际的SiO₂介质击穿电场（E_I,C）可达600V/μm以上，也就是说，介质埋层的高临界电场远远没有被充分利用。因此，通过增强SOI器件介质埋层电场使之尽可能的达到其击穿电场是提高SOI高压器件纵向耐压的有效途径。目前增强介质层电场主要有采用引入低介电系数且高临界击穿电场的新埋层、在介质埋层界面引入电荷和超薄顶层硅（t_S<0.1μm）三类技术。这方面的内容可见参考文献：Bo Zhang, Zhaoji Li, Shengdong Hu, and Xiaorong Luo, “Field enhancement for dielectric layer of high-vltage devices on silicon on insulator”, IEEE Trans. Electron Devices, pp 2327-2334 (2009)。