[发明专利]半导体结构的形成方法

说明书

技术领域

本发明涉及半导体制作领域，特别涉及一种半导体结构的形成方法。

背景技术

随着集成电路向亚微米尺寸发展，器件的密集程度和工艺的复杂程度不断增加，对工艺过程的严格控制变得更为重要。其中，通孔作为多层金属层间互连以及器件有源区与外界电路之间的连接的通道，由于其在器件结构组成中具有的重要作用，使得通孔的形成工艺历来为本领域技术人员所重视。

图1~图3为现有通孔形成过程的结构示意图。

参考图1，提供半导体衬底100，在所述半导体衬底上形成介质层101，所述介质层101为单层结构或多层堆叠结构，例如：所述介质层101为氧化硅层的单层结构；在所述介质层101表面形成掩膜层102，所述掩膜层102具有暴露介质层101表面的开口103，所述掩膜层102的材料为光刻胶。

参考图2，采用等离子体刻蚀工艺，沿开口103刻蚀所述介质层101，形成通孔104，所述通孔104暴露半导体衬底100的表面，等离子体刻蚀采用的气体为CF₄或C₄F₈。

然而，在实际的生产中发现，随着器件的尺寸的缩小，通孔的尺寸也随之缩小，尤其是采用现有的等离子体刻蚀工艺在形成具有高的深宽比的通孔时，随着刻蚀的进行，通孔内的气体交换越来越慢，因此需要加强偏置功率来增强气体的交换和通孔内的反应速率，偏置功率的增加，使得刻蚀时的高能量离子的物理轰击作用变强，掩膜层102会变薄或者损伤（参考图3），掩膜层的变薄或损伤，会降低介质层相对于掩膜层的刻蚀选择比，会造成刻蚀形成的通孔的变形或者相邻通孔之间的桥接。

更多关于通孔的形成方法，请参考公开号为US2009/0224405A1的美国专利。

发明内容

本发明解决的问题是提高介质层相对于掩膜层的刻蚀选择比。

为解决上述问题，本发明提供了一种半导体结构的形成方法，包括：

提供基底，在所述基底上形成介质层；

在所述介质层上形成掩膜层，所述掩膜层具有暴露介质层表面的开口，所述掩膜层材料为光刻胶或无定形碳；

以所述掩膜层为掩膜，对所述介质层进行等离子体刻蚀，偏置功率源以脉冲的方式输出偏置功率，当偏置功率源打开时，刻蚀部分所述介质层，形成刻蚀孔，当偏置功率源关闭时，在掩膜层表面形成聚合物，重复偏置功率源打开和偏置功率源关闭的过程，直至形成通孔。

可选的，所述介质层为氧化硅层、氮化硅层、碳化硅层的单层或多层的堆叠结构。

可选的，所述等离子体刻蚀采用的气体为C₄F₈、C₄F₆、CHF₃、CH₂F₂、CO中的一种或几种。

可选的，所述等离子体刻蚀采用的气体还包括O2和Ar。

可选的，所述等离子体刻蚀的射频功率源功率为500~4000瓦，射频频率为60~120兆赫兹，偏置功率源功率为2000~8000瓦，偏置频率为2~15兆赫兹，刻蚀腔压力为20~200毫托。

可选的，所述偏置功率源输出的一个脉冲周期内，所述偏置功率源打开的时间为第一时间，所述偏置功率源关闭的时间为第二时间，第一时间与第一时间和第二时间之和的比值为第一占空比，等离子体刻蚀过程中，所述第一占空比保持不变。

可选的，所述第一占空比的范围为10%~90%。

可选的，所述偏置功率源输出的一个脉冲周期内，所述偏置功率源打开的时间为第一时间，所述偏置功率源关闭的时间为第二时间，第一时间与第一时间和第二时间之和的比值为第一占空比，等离子体刻蚀过程中，所述第一占空比逐渐减小，每个脉冲周期内第一时间和第二时间之和保持不变。

可选的，所述第一占空比从90%逐渐减小到10%。

可选的，所述射频功率源以脉冲的方式输出射频功率。

可选的，所述偏置功率源输出脉冲的频率等于射频功率源输出脉冲的频率。

可选的，所述偏置功率源和射频功率源输出脉冲的频率小于等于50千赫兹。

可选的，所述射频功率源输出的一个脉冲周期内，所述射频功率源打开的时间为第三时间，所述射频功率源关闭的时间为第四时间，第三时间与第三时间和第四时间之和的比为第二占空比，所述第二占空比等于第一占空比。

可选的，所述第二占空比为10%~90%。