[发明专利]一种减小半导体器件栅诱导漏极泄漏的方法

说明书

技术领域

本发明涉及半导体制备技术领域，尤其涉及一种减小半导体器件栅诱导漏极泄漏的方法。

背景技术

栅致漏极泄漏（GIDL，Gate-Induced Drain Leakage）是指，当器件在关断（off-state）的情况下（即Vg=0），若漏极与Vdd相连（即Vd=Vdd），由于栅极和漏极之间的交叠，在栅极和漏极之间的交叠区域会存在强电场，载流子会在强电场作用下发生带带隧穿效应（Band-to-band Tunneling），从而引起漏极到栅极之间的漏电流。

栅致漏极泄漏电流已经成为影响小尺寸MOS器件可靠性、功耗等方面的主要原因之一，它同时也对EEPROM等存储器件的擦写操作有重要影响。当工艺进入超深亚微米时代后，由于器件尺寸日益缩小，GIDL电流引发的众多可靠性问题变得愈加严重。

中国专利CN 101350301A公开了一种半导体器件及其制造方法，该制造方法可以包括：在半导体衬底上选择性地形成氧化层图样，在相同的衬底上形成绝缘层图样以覆盖该氧化层图样的边缘部分，蚀刻该氧化层图样和该衬底以形成凹槽和相应于该氧化层图样边缘部分的第一和第二氧化层图样，在凹槽中的衬底上形成第三氧化层图样以产生包括第一、第二和第三氧化层图样的栅极绝缘层，以及在该凹槽中形成栅极图样。该方法工艺较为复杂。

通常工艺中，侧墙刻蚀工艺如图1A~1C所示，首先是在具有栅极3的衬底0表面进行侧墙薄膜1沉积，沉积后器件的截面如图1A所示；接下来采用各向异性的干法刻蚀，刻蚀后源漏极上方的侧墙2成对称结构，如图1B所示；然后是源漏重掺杂以及退火工艺，源漏形成的掺杂离子分布如图1C所示，掺杂离子距离器件沟道的距离，由侧墙2的宽度所决定。

发明内容

针对上述存在的问题，本发明的目的是提供一种减小半导体器件栅诱导漏极泄漏的方法，在保持沟道有效长度（Effective Channel Length）不变的情况下，降低了漏端的纵向电场强度，从而减小了半导体器件栅致漏极泄漏电流，工艺简单。

本发明的目的是通过下述技术方案实现的：

一种减小半导体器件栅诱导漏极泄漏的方法，其中，包括下列步骤：

在一已完成两侧浅沟槽隔离工艺的衬底上生长一层侧墙薄膜；

对侧墙薄膜进行刻蚀，引入的刻蚀等离子体从朝向于源极的入射点进行并与竖直方向形成一定角度，在半导体器件的栅极上形成侧墙，并使得刻蚀后的侧墙源极的宽度减小，漏极的宽度增大；

进行源漏重掺杂以及退火工艺。

在本发明的又一个实施例中，在45nm CMOS器件工艺中，引入的刻蚀等离子体入射方向与竖直方向成15度。

在本发明的另一个实施例中，在衬底源极与栅极的交界处、以及漏极与栅极的交界处分别具有低掺杂源漏区。

在本发明的又一个实施例中，所述侧墙薄膜为氧化硅或者氮化硅薄膜。

在本发明的另一个实施例中，对侧墙薄膜进行的刻蚀是采用干法刻蚀。

与已有技术相比，本发明的有益效果在于：

1、不增加现有的MOS器件制造工艺步骤。

2、通过斜角侧墙刻蚀工艺，增加了刻蚀后漏端的侧墙宽度，减小了刻蚀后源端得侧墙宽度。

3、在漏端，由于重掺杂离子与沟道间的距离被拉远，当栅极关断而漏极接Vdd时，在栅极与漏端交叠区域的电场强度减弱，从而降低了载流子的带带隧穿效应，减小了半导体器件栅致漏极泄漏电流。

4、在漏端的掺杂离子与沟道的距离被拉远的同时，源端的掺杂离子与沟道的距离被拉近，因此器件的有效沟道长度基本保持不变，器件的其他性能得以保持。

附图说明

图1A、图1B和图1C是传统工艺的侧墙刻蚀工艺步骤示意图；

图2是本发明减小半导体器件栅诱导漏极泄露的方法的流程示意图；

图3A、图3B和图3C是本发明减小半导体器件栅诱导漏极泄漏的方法步骤示意图。

具体实施方式

下面结合原理图和具体操作实施例对本发明作进一步说明。

参看图2所示，本发明减小半导体器件栅诱导漏极泄漏的方法具体包括下列步骤：