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[发明专利]一种具有P型埋层的超结纵向双扩散金属氧化物半导体管-CN201210101013.9有效
发明人：钱钦松;祝靖;张龙;杨卓;孙伟锋;陆生礼;时龙兴 -专利权人：东南大学
申请日： 2012-04-06 - 公布日： 2012-08-22 - 主分类号： H01L29/78 文献下载
摘要：一种具有P型埋层的超结纵向双扩散金属氧化物半导体管，包括：兼做漏区的N型掺杂硅衬底、N型掺杂硅外延层、超结结构，所述的N型掺杂硅外延层设在N型掺杂硅衬底上，超结结构设在N型硅掺杂半导体区上，所述的超结结构由相互间隔的P型柱和N型柱组成，在P型柱上有第一P型掺杂半导体区，且第一P型掺杂半导体区位于N型掺杂外延层内，在第一P型掺杂半导体区中设有第二P型重掺杂半导体接触区和N型重掺杂半导体源区，其特征在于，在N型柱表面有轻掺杂的P型埋层，且P型埋层在N型柱内。
一种具有型埋层纵向扩散金属氧化物半导体

[实用新型]一种具有P型埋层的超结纵向双扩散金属氧化物半导体管-CN201220145184.7有效
发明人：钱钦松;祝靖;张龙;杨卓;孙伟锋;陆生礼;时龙兴 -专利权人：东南大学
申请日： 2012-04-06 - 公布日： 2012-12-19 - 主分类号： H01L29/78 文献下载
摘要：一种具有P型埋层的超结纵向双扩散金属氧化物半导体管，包括：兼做漏区的N型掺杂硅衬底、N型掺杂硅外延层、超结结构，所述的N型掺杂硅外延层设在N型掺杂硅衬底上，超结结构设在N型硅掺杂半导体区上，所述的超结结构由相互间隔的P型柱和N型柱组成，在P型柱上有第一P型掺杂半导体区，且第一P型掺杂半导体区位于N型掺杂外延层内，在第一P型掺杂半导体区中设有第二P型重掺杂半导体接触区和N型重掺杂半导体源区，其特征在于，在N型柱表面有轻掺杂的P型埋层，且P型埋层在N型柱内。
一种具有型埋层纵向扩散金属氧化物半导体

[发明专利]一种P型射频横向双扩散金属氧化物半导体器件-CN201510021174.0有效
发明人：刘斯扬;孙陈超;王剑锋;叶然;张春伟;孙伟锋;陆生礼;时龙兴 -专利权人：东南大学
申请日： 2015-01-15 - 公布日： 2017-11-14 - 主分类号： H01L29/78 文献下载
摘要：一种P型射频横向双扩散金属氧化物半导体器件，包括N型衬底、N型外延层，在N型外延层中形成有P型轻掺杂漏区和N阱，N阱的一侧和所述P型轻掺杂漏区的一侧相接触；在所述P型轻掺杂漏区中形成有P型重掺杂漏区；在所述N阱中形成有P型重掺杂源区，在N阱的另一侧形成有N型重掺杂引出区，N型重掺杂引出区穿过N型外延层与N型硅衬底相接触；在N阱上形成有栅氧化层，且栅氧化层的两个边界分别位于P型重掺杂源区及P型轻掺杂漏区的边界上方；在N型重掺杂引出区和P型重掺杂源区上连接有源极金属，在P型重掺杂漏区上连接有漏极金属，其特征在于，所述栅氧化层为阶梯状，在栅氧化层的下方设有P型掺杂区且所述P型掺杂区位于N阱中。
一种射频横向扩散金属氧化物半导体器件

[实用新型]基于类可控硅二极管的静电保护器件及静电保护电路-CN202223517005.0有效
发明人：赖大伟;王迪;邹池佳;郑飞君 -专利权人：杭州傲芯科技有限公司
申请日： 2022-12-28 - 公布日： 2023-06-02 - 主分类号： H01L27/02 文献下载
摘要：本实用新型公开了一种基于类可控硅二极管的静电保护器件及静电保护电路，静电保护器件包括：半导体基板；深埋层隔离区，嵌埋至所述半导体基板中；第一N型掺杂区、第一P型掺杂区、第二N型掺杂区和第二P型掺杂区，依次设置在所述深埋层隔离区上；多个浅沟槽隔离区，依次设置在第一N型掺杂区、第一P型掺杂区、第二N型掺杂区和第二P型掺杂区的各交界面的上半部分，将这四个区域在表层隔离；在第一N型掺杂区、第一P型掺杂区、第二N型掺杂区和第二P型掺杂区上，从左至右依次设置有第三N型掺杂区，第三P型掺杂区，第四P型掺杂区，第四N型掺杂区；接地端，通过第五P型掺杂区与半导体基板电连接；输入端，通过第四P型掺杂区与半导体基板电连接；输出端。
基于可控硅二极管静电保护器件电路

[发明专利]瞬态电压抑制器及其制作方法-CN201710564682.2有效
发明人：车成凯 -专利权人：墙煌新材料股份有限公司
申请日： 2017-07-12 - 公布日： 2019-08-06 - 主分类号： H01L27/02 文献下载
摘要：所述瞬态电压抑制器包括P型衬底、形成于所述P型衬底上的P型外延层、形成于所述P型外延层中的P型隔离阱、形成于所述P型外延层表面的N型掺杂区域、及形成于所述N型掺杂区域表面的第一P型掺杂区域及第二P型掺杂区域，其中所述第一P型掺杂区域与所述第二P型掺杂区域位于所述N型掺杂区域的两端，所述第一P型掺杂区域与所述N型掺杂区域形成第一齐纳二极管，所述第二P型掺杂区域与所述N型掺杂区域形成第二齐纳二极管。
瞬态电压抑制器及其制作方法

[发明专利]瞬态电压抑制器及其制作方法-CN201710564642.8有效
发明人：邓鹏飞 -专利权人：新昌县长城空调部件股份有限公司
申请日： 2017-07-12 - 公布日： 2019-05-07 - 主分类号： H01L27/02 文献下载
摘要：所述瞬态电压抑制器包括P型衬底、形成于所述P型衬底上的P型外延层、形成于所述P型外延层中的P型隔离阱、形成于所述P型外延层表面的N型掺杂区域、及形成于所述N型掺杂区域表面的第一P型掺杂区域及第二P型掺杂区域，其中所述第一P型掺杂区域与所述第二P型掺杂区域位于所述N型掺杂区域的两端，所述第一P型掺杂区域与所述N型掺杂区域形成第一齐纳二极管，所述第二P型掺杂区域与所述N型掺杂区域形成第二齐纳二极管。
瞬态电压抑制器及其制作方法

[实用新型]一种基于SIC的高压VDMOS器件-CN202120376880.8有效
发明人：陈利 -专利权人：厦门芯一代集成电路有限公司
申请日： 2021-02-18 - 公布日： 2021-09-14 - 主分类号： H01L29/78 文献下载
摘要：本实用新型公开了一种基于SIC的高压VDMOS器件，包括：N型重掺杂衬底，P型掺杂区，N型掺杂区，超结区，P型阱区，P型重掺杂源区，N型重掺杂源区，高K绝缘层，栅极多晶硅区，栅极电极，源极电极和漏极电极；其中漏极电极设在N型重掺杂衬底下表面，N型重掺杂衬底上设有P型掺杂区、N型掺杂区、超结区，超结区设在中间，超结区的两侧设有N型掺杂区，N型掺杂区的两侧设有P型掺杂区，在P型掺杂区和N型掺杂区上设有P型阱区，在P型阱区上设有P型重掺杂源区和N型重掺杂源区，P型重掺杂源区远离栅结构区，栅结构区设在超结区上，对源极、漏极和栅极沉积金属电极。
一种基于 sic 高压 vdmos 器件

[发明专利]静电放电保护半导体器件-CN201910084918.1在审
发明人：黄正植 -专利权人：三星电子株式会社
申请日： 2019-01-29 - 公布日： 2019-12-03 - 主分类号： H01L27/02 文献下载
摘要：提供了一种静电放电保护半导体器件，所述静电放电保护半导体器件包括：P型基底；N型阱，在P型基底中邻近于第一浅沟槽隔离件(STI)；第一N型掺杂区，在N型阱中邻近于第一STI；第二N型掺杂区，位于N型阱与P型基底之间的边界处；第一P型掺杂区，在N型阱中位于第一N型掺杂区与第二N型掺杂区之间；第二P型掺杂区，在P型基底中邻近于与第一STI分隔开的第二STI；第三N型掺杂区，位于第二N型掺杂区与第二P型掺杂区之间；以及栅电极，位于第二N型掺杂区与第三N型掺杂区之间的P型基底上。
基底静电放电保护半导体器件邻近浅沟槽隔离边界处栅电极分隔

[实用新型]一种静电放电保护电路及MCU芯片-CN202123075990.X有效
发明人：张虚谷;康泽华;吴国斌 -专利权人：珠海极海半导体有限公司
申请日： 2021-12-08 - 公布日： 2022-06-07 - 主分类号： H01L27/02 文献下载
摘要：本申请实施例提供一种静电放电保护电路及MCU芯片，静电放电保护电路包括N阱、P阱、第三P型重掺杂区及N型掺杂区，N阱包括第一N型重掺杂区和第一P型重掺杂区；P阱包括第二N型重掺杂区和第二P型重掺杂区；第三P型重掺杂区跨设于N阱和P阱上；N型掺杂区位于第三P型重掺杂区远离N阱与P阱交界处的一侧；第一N型重掺杂区和第一P型重掺杂区均与阳极电连接，第二N型重掺杂区、第二P型重掺杂区和N型掺杂区均与阴极电连接。在本申请中，利用跨接的第三P型重掺杂区实现静电放电保护电路触发电压的降低。同时利用Y型结构的二极管组提高对静电放电事件的响应速度，增强静电电流的泄放能力以及泄放电流电路的使用寿命和泄放效果。
一种静电放电保护电路 mcu 芯片

[发明专利]静电放电防护装置-CN201010170275.1有效
发明人：周业宁;洪嘉伟;张淑铃;邱华琦;黄晔仁 -专利权人：世界先进积体电路股份有限公司
申请日： 2010-04-30 - 公布日： 2011-11-09 - 主分类号： H01L29/739 文献下载
摘要：本发明公开了一种静电放电防护装置，包括，一P型井区、一第一N型掺杂区、一第一P型掺杂区、一第二P型掺杂区以及一第二N型掺杂区。第一N型掺杂区形成在P型井区之中。第一P型掺杂区形成在第一N型掺杂区之中。第二P型掺杂区具有一第一部分以及一第二部分。第二P型掺杂区的第一部分形成于第一N型掺杂区之中。第二P型掺杂区的第二部分形成于第一N型掺杂区的外侧。第二N型掺杂区形成于第一部分之中。第一P型掺杂区、第一N型掺杂区、第二P型掺杂区以及第二N型掺杂区构成一绝缘栅双载子晶体管。通过本发明实施例的静电放电防护装置，可以降低或避免漏电流现象。
静电放电防护装置

[发明专利]SCR结构及其构成的ESD保护结构-CN201810024849.0有效
发明人：邓樟鹏 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2018-01-11 - 公布日： 2020-09-29 - 主分类号： H01L27/02 文献下载
摘要：本发明公开了一种SCR结构包括：第一P阱、第二P阱、第一N阱和第二N阱由左至右交替排布在衬底上部；第一P阱上部设有第一P型重掺杂区，第一P型重掺杂区右侧第一P阱中设有第一N型重掺杂区，第一N型重掺杂区右侧第一P阱中设有第二N型重掺杂区，多晶硅栅设置在第一和第二N型重掺杂区之间的第一P阱上方；第一N阱上部设有第三N型重掺杂区，第三N型重掺杂区右侧第一N阱中设有第二P型重掺杂区；第二P阱上部设有第四N型重掺杂区，第四N型重掺杂区右侧第二P阱中设有第三P型重掺杂区；第二N阱上部设有第四P型重掺杂区，第四P型重掺杂区右侧第二N阱中设有第五N型重掺杂区。
scr 结构及其构成 esd 保护

[发明专利]将高阻值P型掺杂薄膜活化成低阻值P型掺杂薄膜的制造方法-CN01109031.6无效
发明人：曾坚信;蔡文忠;赖韦忠;陈聪育 -专利权人：连威磊晶科技股份有限公司
申请日： 2001-02-27 - 公布日： 2002-10-02 - 主分类号： H01L21/324 文献下载
摘要：一种将高阻值P型掺杂薄膜活化成低阻值P型掺杂薄膜的制造方法,利用温度梯度变化所产生的能量,将高阻值P型掺杂的薄膜活化成低阻值P型掺杂的薄膜。高阻值P型掺杂薄膜为P型掺杂III族金属氮化物薄膜、或是P型掺杂的II－VI族化合物薄膜。利用快速升降温的方式,达到将P型掺杂活化的目的,因此可将热处理的时间缩短,进而减少长时间热处理所衍生的扩散问题。
阻值掺杂薄膜活化制造方法

[发明专利]一种具有自隔离的半导体结构-CN201410400043.9在审
发明人：刘侠;杨东林;罗义 -专利权人：西安芯派电子科技有限公司
申请日： 2014-08-14 - 公布日： 2014-11-19 - 主分类号： H01L29/78 文献下载
摘要：本发明一种具有自隔离的半导体结构，包括N型掺杂半导体衬底和N型掺杂外延层；N型掺杂外延层内部设有P型填充阱区，P型填充阱区包括第一、第二和第三P型填充阱区；第一P型填充阱区和第三P型填充阱区的上侧分别设有P型掺杂区，P型掺杂区中设有N型重掺杂区；第一P型填充阱区及对应的N型掺杂外延层、P型掺杂区和N型重掺杂区构成第二元胞区域；第二P型填充阱区及对应的N型掺杂外延层构成隔离结构区域；第三P型填充阱区以及对应的N型掺杂外延层、P型掺杂区和N型重掺杂区同构成第一元胞区域；第一、第二元胞区域和隔离结构区域构成的元胞区域外围设置终端耐压区域；第一元胞区域与终端耐压区域构成开关管；第二元胞区域构成启动管。
一种具有隔离半导体结构

[发明专利]NPN型三极管及其制造方法-CN201711408827.6在审
发明人：冯荣杰;刘东;胡铁刚 -专利权人：杭州士兰微电子股份有限公司
申请日： 2017-12-22 - 公布日： 2018-06-12 - 主分类号： H01L29/735 文献下载
摘要：本发明提供了一种NPN型三极管及其制造方法，自所述N型注入层表面开始并延伸至所述N型外延层内部的P型掺杂区域，所述P型掺杂区域包括第一P型掺杂区域及自所述第一P型掺杂区域表面开始并延伸至所述第一P型掺杂区域内部且超出所述第一P型掺杂区域外侧的第二P型掺杂区域，所述第二P型掺杂区域的掺杂浓度比所述第一P型掺杂区域的掺杂浓度低，由此形成了缓变的掺杂区，减少了电场的集中程度，从而所述第二P型掺杂区域能够补偿所述N型注入层所引起的BVcbo降低问题，同时，可以将所形成的NPN型三极管的电场集中点从表面位置移至底部位置，即移到高压击穿位置，由此可以提高发射极悬空时集电极对基极的击穿电压BVcbo。
掺杂电场表面位置底部位置电场集中高压击穿击穿电压掺杂区发射极集电极浓度比缓变延伸制造悬空

[实用新型]NPN型三极管-CN201721825396.9有效
发明人：冯荣杰;刘东;胡铁刚 -专利权人：杭州士兰微电子股份有限公司
申请日： 2017-12-22 - 公布日： 2018-07-06 - 主分类号： H01L29/735 文献下载
摘要：本实用新型提供了一种NPN型三极管，自所述N型注入层表面开始并延伸至所述N型外延层内部的P型掺杂区域，所述P型掺杂区域包括第一P型掺杂区域及自所述第一P型掺杂区域表面开始并延伸至所述第一P型掺杂区域内部且超出所述第一P型掺杂区域外侧的第二P型掺杂区域，所述第二P型掺杂区域的掺杂浓度比所述第一P型掺杂区域的掺杂浓度低，由此形成了缓变的掺杂区，减少了电场的集中程度，从而所述第二P型掺杂区域能够补偿所述N型注入层所引起的BVcbo降低问题，同时，可以将所形成的NPN型三极管的电场集中点从表面位置移至底部位置，即移到高压击穿位置，由此可以提高发射极悬空时集电极对基极的击穿电压BVcbo。
掺杂本实用新型电场表面位置底部位置电场集中高压击穿击穿电压掺杂区发射极集电极浓度比缓变延伸悬空