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[发明专利]一种处理器运行检测方法、装置、设备及介质-CN202311002786.6在审
发明人：郑茳;黄旭松;沈贽;肖佐楠;匡启和 -专利权人：苏州国芯科技股份有限公司
申请日： 2023-08-10 - 公布日： 2023-09-08 - 主分类号： G06F11/36 文献下载
摘要：本申请公开了一种处理器运行检测方法、装置、设备及介质，应用于处理器运行检测技术领域，包括：针对主处理器流水线和从处理器流水线中的每一流水级，获取当前时钟周期的状态信息；其中，所述主处理器流水线为双核锁步系统中主处理器的流水线，所述从处理器流水线为所述双核锁步系统中从处理器的流水线；基于所述主处理器流水线和所述从处理器流水线中同一级流水级的所述状态信息进行信息比对，得到处理器运行检测结果。
一种处理器运行检测方法装置设备介质

[发明专利]数据处理设备中的流水线之间的同步化-CN03821122.X有效
发明人： M·R·埃文斯;I·V·德弗罗 -专利权人： ARM有限公司
申请日： 2003-06-04 - 公布日： 2005-10-05 - 主分类号： G06F9/38 文献下载
摘要：本发明提供了一种用于数据处理设备中的流水线之间的同步化的技术。所述数据处理设备包括可操作用于执行指令序列的主处理器和可操作用于执行所述指令序列中的协处理器指令的协处理器，所述主处理器包括具有第一多个流水线级的第一流水线。所述协处理器包括具有第二多个流水线级的第二流水线，并且将每个协处理器指令设置成通过第一流水线和第二流水线两者而被路由。此外，提供至少一个同步化队列，所述同步化队列将其中一条流水线中的预定流水线级与其它流水线中的伙伴流水线级相耦合，当处理协处理器指令时，所述预定流水线级可操作用于使令牌置于同步化队列中，并且当从同步化队列中接收到所述令牌时，所述伙伴流水线级可操作用于处理该协处理器指令。
数据处理设备中的流水线之间同步

[发明专利]一种基于指令载荷的流水线动态配置系统及方法-CN201811432113.3有效
发明人：王涣;牛英山 -专利权人：中国电子科技集团公司第四十七研究所
申请日： 2018-11-28 - 公布日： 2023-07-18 - 主分类号： G06F9/38 文献下载
摘要：本发明涉及一种基于指令载荷的流水线动态配置系统及方法，系统包括：指令载荷计数器输入端连接处理器，输出端连接流水线级数开关；流水线级数开关，连接流水线结构模块；流水线结构模块连接指令存储器；处理器连接指令存储器，连接流水线结构模块；方法包括：指令载荷计数器从处理器中取出指令地址和控制信号，进行计数并输出ICount信号，发送到流水线级数开关，判断对应的流水线级别，并输出相应的流水线开关信号PSwitch到流水线结构模块，流水线结构模块对流水线进行开关控制。本发明通过对所取指令的地址、控制信号进行计数，判断指令载荷的级别，当指令载荷高时，多开启流水线，当指令载荷低时，少开启流水线，降低处理器不必要的功耗。
一种基于指令载荷流水线动态配置系统方法

[发明专利]一种基于时钟的双速流水线架构微处理器及其实现方法-CN201811508771.6有效
发明人：王爽;牛英山;唐虹 -专利权人：中国电子科技集团公司第四十七研究所
申请日： 2018-12-11 - 公布日： 2023-03-14 - 主分类号： G06F9/38 文献下载
摘要：本发明涉及一种基于时钟的双速流水线架构微处理器及其实现方法，根据指令标识的要求，选择高速流水线或者低速流水线执行指令。利用单个处理器资源，设计实现一种工作在不同速度下的双速流水线架构。高速流水线处理的高性能与低速流水线处理的低功耗相结合，可以在提高微处理器系统处理能力的同时，最大程度的降低系统功耗。满足嵌入式微处理器应用领域的高性能与低功耗的要求，同时双速流水线架构的微处理器在功耗方面的表现较大小端双核微处理器系统会更加优秀。
一种基于时钟流水线架构微处理器及其实现方法

[发明专利]非完全锁步的VLIW处理器流水线控制方法-CN200910044747.6有效
发明人：李勇;李振涛;陈书明;陈吉华;郭阳;万江华;孙书为;刘蓬侠;刘宗林;鲁建壮;余再祥;罗恒;吴虎成 -专利权人：中国人民解放军国防科学技术大学
申请日： 2009-11-12 - 公布日： 2010-05-05 - 主分类号： G06F9/38 文献下载
摘要：本发明公开了一种非完全锁步的VLIW处理器流水线控制方法，目的是减少流水线暂停次数，提高处理器执行效率，同时在流水线控制中保持VLIW指令同步语义。技术方案是先在传统的VLIW处理器基础上增加一个指令缓冲器，并将流水线控制器改为由常规控制器和分支控制器组成的非锁步流水线控制器；程序顺序执行时，由常规控制器实现对流水线的非锁步方式的控制，程序执行遇到分支转移情况时，非锁步流水线控制器从指令译码器接收分支转移信号，由分支控制器控制流水线运行并维持分支条件下VLIW的同步语义。本发明采用非锁步的方式来控制处理器流水线，使处理器的取指和执行分离，从而减少Cache阻塞对流水线性能的影响，提高了处理器执行效率。
完全 vliw 处理器流水线控制方法

[发明专利]嵌入式处理器高速协处理器接口-CN200910095783.5有效
发明人：严晓浪;刘磊;葛海通;孟建熠 -专利权人：杭州中天微系统有限公司
申请日： 2009-01-22 - 公布日： 2009-09-09 - 主分类号： G06F9/38 文献下载
摘要：一种嵌入式处理器高速协处理器接口，包括依次连接的第一级流水线、第二级流水线和第三级流水线，第一级流水线包括协处理器保留栈和指令缓冲器，协处理器接口与外部协处理器数据交互状态时缓存至多两条协处理器指令，从保留栈和指令缓冲器中选取当前可执行的协处理器指令发送至下一级流水线；第二级流水线包括控制逻辑，产生相应的协处理器选择与读写信号，并进行数据通信，当协处理器的数据读写操作完成之后，将得到的结果发送至下一级流水线；第三级流水线向嵌入式处理器发起数据回写请求，并通过通用数据总线将结果返回给嵌入式处理器本发明提高了CPU和协处理器之间的数据传输速度、提升了处理器的性能。
嵌入式处理器高速接口

[发明专利]用于改善按次序的处理器的性能的方法和系统-CN200610101998.X有效
发明人：克里斯托弗·M.·阿伯纳斯;乔纳森·J.·德蒙特;罗纳德·霍尔;小阿伯特·J·范·诺斯特拉德 -专利权人：国际商业机器公司
申请日： 2006-07-18 - 公布日： 2007-01-24 - 主分类号： G06F9/38 文献下载
摘要：一种用于改善按次序处理器的性能的方法、系统和处理器。处理器可以包括带有执行流水线的执行部件，所述执行流水线包括备份流水线和常规流水线。所述备份流水线可以存储发布给常规流水线的指令的副本。所述执行流水线可以包括用于在清除常规流水线中检测到的异常更年轻的指令之后、允许指令从备份流水线流向常规流水线的逻辑。通过维护发布给常规流水线的指令的备份副本，可以不需要从独立的执行流水线中清除并且重新取出指令。由此，人们可以把执行部件的结果无次序地提交给已构建状态，由此允许完成点在不同执行流水线当中变化。
用于改善次序处理器性能方法系统

[发明专利]基于流水线结构的安全处理器-CN201711082754.6在审
发明人：汪家祥;吴亚坤;于柏森;李晗璐 -专利权人：中天安泰（北京）信息技术有限公司
申请日： 2017-11-06 - 公布日： 2019-05-14 - 主分类号： G06F21/71 文献下载
摘要：本发明提出了一种安全处理器，该安全处理器的内部设置有流水线结构的处理器核心，在核心流水线上设置有与所述核心流水线并行工作的旁路审核逻辑电路；所述旁路审核逻辑电路用于对所述核心流水线上处理的指令进行审核，并利用审核结果判定该指令在所述核心流水线上是否允许提交。本发明的实施例提出了新型处理器架构，实现了直接干预核心流水线的安全处理器，安全处理器的运行提高了计算设备的安全性；并且旁路设置审核单元以保证处理器运行的高效性。
安全处理器核心流水线旁路审核流水线结构指令处理器核心新型处理器计算设备内部设置审核结果高效性处理器并行判定架构干预保证

[发明专利]基于HLS的四级流水线处理器设计及验证方法、系统及设备-CN202111057025.1在审
发明人：王自鑫;陈家荣;陈弟虎 -专利权人：中山大学
申请日： 2021-09-09 - 公布日： 2021-12-10 - 主分类号： G06F30/327 文献下载
摘要：本发明涉及数字处理技术领域，提出一种基于HLS的四级流水线处理器设计及验证方法、系统及设备，包括：对预期的功能点和测试点进行分析，通过高层次语言构建四级流水线处理器模型；采用HLS工具将四级流水线处理器模型转为基于RTL的四级流水线处理器模型；将四级流水线处理器模型执行测试指令，通过UVM验证平台进行验证；当UVM验证平台输出错误结果时，对通过高层次语言构建的四级流水线处理器模型进行逐层分析及修正；否则完成四级流水线处理器设计及验证本发明采用HLS工具对基于RISCV指令集的四级流水线处理器模型进行低层次语言的转换，并通过UVM验证平台进行验证，能够有效缩短了处理器开发和验证的时间周期。
基于 hls 流水线处理器设计验证方法系统设备

[发明专利]嵌入式RSIC‑DSP处理器系统及构建方法-CN201510586979.X有效
发明人：廖红辉 -专利权人：浪潮（北京）电子信息产业有限公司
申请日： 2015-09-15 - 公布日： 2018-03-20 - 主分类号： G06F15/78 文献下载
摘要：本发明公开了一种嵌入式RSIC‑DSP处理器系统及构建方法，包括融合的RSIC‑DSP双核处理器，所述RSIC‑DSP双核处理器采用并行8级双流水线进行指令处理，其中，所述双流水线包括RSIC流水线和DSP流水线；8级所述RSIC流水线依次为IC1、IC2、DEC、REG、ALU、DC1、DC2和WRB；8级所述DSP流水线依次为IC1、IC2、DEC、REG、MAC1、MAC2、MAC3和WRB；该处理器系统能够提高处理器性能
嵌入式 rsic dsp 处理器系统构建方法

[发明专利]MHP异构多流水线处理器-CN201811144658.4在审
发明人：古进 -专利权人：古进
申请日： 2018-09-29 - 公布日： 2019-03-01 - 主分类号： G06F9/38 文献下载
摘要：本申请涉MHP(Multiple Heteroid Pipeline)异构多流水线处理器。所提供的多流水线处理器，包括第一流水线、第二流水线、取指令单元、数据访问单元与任务分发器；第一流水线与第二流水线共享取指令单元与数据访问单元，通过取指令单元获取指令，以及通过数据访问单元获取指令执行所需的数据；第一流水线通过任务分发器向第二流水线分发任务，第二流水线处理从任务分发器获取的任务。
流水线多流水线处理器数据访问单元取指令单元任务分发器获取指令异构流水线处理分发共享申请

[发明专利]处理器流水线的指令处理方法及装置、处理器流水线结构-CN202210147862.1在审
发明人：祝叶华;孙炜 -专利权人：哲库科技（上海）有限公司
申请日： 2022-02-17 - 公布日： 2023-08-29 - 主分类号： G06F9/38 文献下载
摘要：本公开具体涉及计算机技术领域，具体涉及处理器流水线的指令处理方法及装置、处理器流水线结构。所述处理器流水线结构包括：用于对指令执行第一级处理的主流水线，以及若干个用于对指令执行第二级运算处理的子流水线；所述第二级运算处理包括张量数据运算和/或向量数据运算；所述主流水线包括：中控单元、取指单元、标量寄存器读取单元、标量运算单元、依赖检查单元；所述中控单元分别与所述取指单元、标量寄存器读取单元、标量运算单元、依赖检查单元连接。本公开的技术方案能够有效提升处理器流水线的整体效率。
处理器流水线指令处理方法装置结构

[发明专利]微处理器-CN201711082971.5在审
发明人：汪家祥;吴亚坤;刘振娟;展少华 -专利权人：中天安泰（北京）信息技术有限公司
申请日： 2017-11-06 - 公布日： 2019-05-14 - 主分类号： G06F21/71 文献下载
摘要：本发明提出了一种微处理器，处理器核心为流水线结构，在流水线上设置审核逻辑部件；所述审核逻辑部件由筛选单元、审核单元组成；其中，所述筛选单元被配置在流水线上，用于分离流水线上的指令流；所述审核单元被配置与所述筛选单元和流水线交互，用于审核被分离出的指令流，并将审核后的指令流送回流水线。本发明的实施例提出了具有安全机制的处理器架构，可实现安全的处理器流水线，从核芯解决计算设备安全性的问题。
流水线审核筛选单元指令流微处理器逻辑部件处理器流水线处理器核心处理器架构流水线结构安全机制计算设备从核配置安全

[发明专利]基于超标量RISC-V处理器流水线的协处理器访存接口-CN202211171093.5在审
发明人：韩军;孔欣杰;王凯旋 -专利权人：复旦大学
申请日： 2022-09-24 - 公布日： 2023-02-03 - 主分类号： G06F30/30 文献下载
摘要：本发明属于集成电路设计技术领域，具体为基于超标量RISC‑V处理器流水线的协处理器访存接口。本发明包括开源玄铁处理器原有的加载存储单元流水线修改逻辑、协处理器访存状态机；流水线修改逻辑完成协处理器访存指令在流水线中的处理逻辑，包括：加载及存储流水线借用逻辑以及地址冲突解决逻辑；状态机负责协处理器访存指令在协处理器与主处理器的加载存储流水之间的指令发射和响应行为的管理，包括：加载状态机与存储状态机；通过协处理器访存接口借用主处理器的加载存储流水线，实现协处理器在系统中的正常访存行为。与主处理器相连的协处理器通过本访存接口对系统中的L1Cache进行访存操作，完成对共享数据区域的访问，供其他计算操作使用。
基于标量 risc 处理器流水线接口

[发明专利]流水线微处理器的中断响应确定方法、装置及微处理器核-CN201010103742.9无效
发明人：李祖松;汪文祥;郝守青;徐翠萍 -专利权人：北京龙芯中科技术服务中心有限公司
申请日： 2010-01-29 - 公布日： 2010-09-08 - 主分类号： G06F9/38 文献下载
摘要：本发明公开了一种流水线微处理器的中断响应延迟确定方法，所述流水线包括：取指级、译码级和指令发射级，该方法包括：当所述微处理器接收到外部中断信号时，阻止新指令的发射，且对处于流水线中的第一条待执行指令标记中断标识；当检测到流水线中的指令存在中断标识时，清空处理器流水线且触发处理器内部的中断响应。本发明还公开了一种流水线微处理器的中断响应延迟确定装置以及一种微处理器核。利用本发明所提供的方法、装置和微处理器核可以将微处理器内部对中断响应的延迟控制在一确定时间范围内，而且该时间不受外部因素影响。
流水线微处理器中断响应确定方法装置

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