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[发明专利]用于对缺陷单元地址编程的缺陷单元地址编程电路和方法-CN03119863.5无效
发明人：金载勋;徐东一;吴孝镇 -专利权人：三星电子株式会社
申请日： 2003-02-04 - 公布日： 2003-09-10 - 主分类号： G11C11/34 文献下载
摘要：一种半导体存储器件以及其中可用的缺陷单元地址编程电路。已封装的半导体存储器件包括：存储单元阵列；多个冗余存储单元，用于修复缺陷存储单元；比较器，用于比较在测试已封装的半导体存储器件的测试过程中从存储单元输出的数据，并产生比较对应信号；模式设置寄存器，用于存储外部施加的缺陷单元地址编程控制信号；地址产生电路，用于产生内部地址；缺陷单元地址编程电路，当比较一致信号指示检测到缺陷存储单元时，锁存来自地址产生电路的内部地址，并且对缺陷单元地址编程；以及缺陷单元地址解码电路，用于当从地址产生电路输出的内部地址和从缺陷单元地址编程电路输出的缺陷单元地址相对应时
用于缺陷单元地址编程电路方法

[发明专利]半导体存储装置中的地址缓冲器及缓冲地址的方法-CN200710003220.X无效
发明人：李相权 -专利权人：海力士半导体有限公司
申请日： 2007-01-29 - 公布日： 2007-09-12 - 主分类号： G11C8/06 文献下载
摘要：一种半导体存储装置中的地址缓冲器，包括：地址输入单元，其根据缓冲使能信号及输入地址来产生第一锁存输入地址。时钟同步单元，其根据第一锁存输入地址及时钟来产生第二锁存输入地址。同步地址锁存单元，其根据命令脉冲信号及第二锁存输入地址来产生同步输出地址。同步模式检测单元，其根据有效地址信号及时钟来确定模式是否为同步模式，以产生同步模式信号。异步地址锁存单元，其根据同步模式信号、地址选通信号以及第二锁存输入地址来产生异步输出地址。
半导体存储装置中的地址缓冲器缓冲方法

[发明专利]一种MCU唤醒电路、方法和电子设备-CN202111594590.1在审
发明人：布恩辉;欧阳帆;杨丽宁 -专利权人：西安芯海微电子科技有限公司
申请日： 2021-12-23 - 公布日： 2022-04-12 - 主分类号： G06F13/42 文献下载
摘要：本发明涉及电能计量技术领域，尤其涉及一种MCU唤醒电路、方法和电子设备，电路包括检测电路，用于检测I2C信号是否满足预置起始条件并输出第一地址；地址匹配检测模块，用于比较接收到的第一地址和MCU的第二地址，并输出第一控制信号；时钟开关控制电路，用于接收第一地址和第一控制信号，并输出时钟控制信号；时钟模块，用于接收时钟控制信号，分别向检测电路和地址匹配检测模块提供时钟信号；地址匹配检测模块基于第一地址、第二地址和时钟信号输出第二控制信号本发明的唤醒电路，MCU的I2C接口作为从机，如果接受到主机发送的地址和自身地址匹配，则唤醒MCU，否则关闭内部高速时钟，MCU继续处于休眠状态。
一种 mcu 唤醒电路方法电子设备

[发明专利]存储器地址生成电路和使用该电路的存储控制器-CN200610004234.9有效
发明人：林敏洙 -专利权人：三星电子株式会社
申请日： 2006-02-13 - 公布日： 2006-09-06 - 主分类号： G11C8/00 文献下载
摘要：提供一种存储器地址生成电路和包括该存储器地址生成电路的存储控制器，用户通过该电路可以根据应用该存储器的环境自由地选择生成存储器地址的方法。存储器地址生成电路包括CAS地址选择电路和RAS地址选择电路。CAS地址选择电路使用N(N是整数)个列地址信号和M(M是整数)个CAS地址选择信号输出CAS地址信号。RAS地址选择电路使用K(K是整数)个行地址信号和L(L是整数)个RAS地址选择信号输出RAS地址信号。存储器地址生成电路控制CAS地址选择信号和RAS地址选择信号来执行最适合使用该存储器的系统的存储映射。
存储器地址生成电路使用存储控制器

[发明专利]存储地址转换-CN201780072373.1有效
发明人：尼科斯·尼古拉里斯;安德烈亚斯·拉尔斯·桑德伯格;普拉卡什·S·拉姆拉希亚尼;斯蒂芬·迪斯特尔霍斯特 -专利权人： ARM有限公司
申请日： 2017-11-29 - 公布日： 2023-06-16 - 主分类号： G11C11/408 文献下载
摘要：存储地址转换装置包括页表访问电路，用于访问页表以获取转换数据，该转换数据定义初始存储地址空间中的初始存储地址与输出地址空间中的对应输出存储地址之间的地址转换；转换数据缓冲器，用于针对初始地址空间的子集存储转换数据的一个或多个实例；所述转换数据缓冲器包括：按行和列布置的存储位置阵列；行缓冲器，包括多个条目，每个条目用于存储来自阵列的行的相应部分的信息；以及比较电路，响应于至少取决于初始存储地址的键值，将该键值与行缓冲器的至少一个键条目中的每一个中所存储的信息进行比较，每个键条目具有用于存储至少对应的输出存储地址的表示的相关联的值条目，并识别至少一个键条目中的哪一个(如果有的话)是存储与该键值匹配的信息的匹配键条目；以及输出电路，用于在存在匹配键条目时，至少输出与匹配键条目相关联的值条目中的输出存储地址的表示
存储地址转换

[发明专利]用于半导体存储器的存储矩阵及半导体存储器-CN201810348176.4有效
发明人：请求不公布姓名 -专利权人：长鑫存储技术有限公司
申请日： 2018-04-18 - 公布日： 2023-08-11 - 主分类号： G11C16/26 文献下载
摘要：存储矩阵包括列地址线，列地址线的输入端和列地址线的输出端之间连接有多个负载；驱动器，连接于列地址线的输入端，用于驱动第一选通脉冲从列地址线的输入端传输至列地址线的输出端以驱动负载，并在列地址线的输出端形成第二选通脉冲；连接线，连接线的输入端连接驱动器且连接线和列地址线接收同一第一选通脉冲，驱动器还用于驱动第一选通脉冲传输至连接线的输出端，形成第一控制脉冲；整形电路，与列地址线的输出端和连接线的输出端连接，用于根据第一控制脉冲调整第二选通脉冲的上升沿的形状
用于半导体存储器存储矩阵

[实用新型]用于半导体存储器的存储矩阵及半导体存储器-CN201820558831.4有效
发明人：不公告发明人 -专利权人：睿力集成电路有限公司
申请日： 2018-04-18 - 公布日： 2018-10-19 - 主分类号： G11C16/26 文献下载
摘要：存储矩阵包括列地址线，列地址线的输入端和列地址线的输出端之间连接有多个负载；驱动器，连接于列地址线的输入端，用于驱动第一选通脉冲从列地址线的输入端传输至列地址线的输出端以驱动负载，并在列地址线的输出端形成第二选通脉冲；连接线，连接线的输入端连接驱动器且连接线和列地址线接收同一第一选通脉冲，驱动器还用于驱动第一选通脉冲传输至连接线的输出端，形成第一控制脉冲；整形电路，与列地址线的输出端和连接线的输出端连接，用于根据第一控制脉冲调整第二选通脉冲的上升沿的形状
列地址线选通脉冲连接线输出端半导体存储器驱动器存储矩阵上升沿输入端控制脉冲本实用新型输出端连接输入端连接驱动多个负载驱动负载整形电路传输陡峭

[发明专利]存储器装置及其操作方法-CN202010337610.6在审
发明人：南炫守;朴龙淳 -专利权人：爱思开海力士有限公司
申请日： 2020-04-26 - 公布日： 2021-02-02 - 主分类号： G11C16/08 文献下载
摘要：根据所描述的操作方法的存储器装置包括只读存储器ROM地址控制器和暂停信号发生器。ROM地址控制器被配置为依次输出存储有要响应于操作命令而执行的ROM代码的多个操作ROM地址，并且响应于暂停信号而暂停所述多个操作ROM地址的输出。暂停信号发生器被配置为生成暂停信号，根据暂停ROM地址是否与所述多个操作ROM地址当中的当前正输出的操作ROM地址相同来在预设时段期间启用该暂停信号。暂停ROM地址是存储有ROM代码当中的要暂停执行的ROM代码的地址。
存储器装置及其操作方法

[发明专利]半导体存储器件-CN02156071.4有效
发明人：田浦忠行;渥美滋;前田修治 -专利权人：株式会社东芝
申请日： 2002-12-13 - 公布日： 2003-08-27 - 主分类号： H01L27/10 文献下载
摘要：多个存储单元构成的多个单元块；设置在每一个单元块中补救缺陷存储单元阵列的第1冗余单元阵列；补救缺陷块的冗余单元块；设置在冗余单元块内用来补救缺陷单元阵列的第2冗余单元阵列；具有存储正规单元块内缺陷单元阵列地址的第1地址存储电路及比较地址信号后输出置换信号的第1地址检测电路的第1缺陷补救电路；具有存储正规单元块内缺陷块地址的第2地址存储电路，和比较地址信号后输出置换信号的第2地址检测电路的第2缺陷补救电路，第1缺陷补救电路构成为在第2缺陷补救电路不能执行时使从第1地址检测电路输出的置换信号成为有效后输出，否则使从冗余单元块内的第2冗余单元阵列读出的置换信号成为有效后输出。
半导体存储器件

[发明专利]图像处理装置-CN200410002297.1无效
发明人：孝桥靖雄;森岩俊博;九郎丸俊一;中岛弘雅;米泽友纪;有田满希 -专利权人：松下电器产业株式会社
申请日： 1999-12-13 - 公布日： 2004-07-07 - 主分类号： H04N7/24 文献下载
摘要：一种图像处理装置，包括：进行图像数据的输入输出的图像输入输出单元；存储图像数据以及代码数据的有效图像数据区的外部存储器；和进行编码或解码处理的编码/解码单元，上述编码/解码单元具有：进行数据的编码或解码的数据处理单元；存储从外部存储器读出的有效访问矩形区的数据的内部存储器；在访问矩形区内设定数据处理矩形区，输出其起始地址并表示访问矩形区与有效图像数据区的相对位置的扩展图形的控制单元；以上述起始地址为起始点产生访问地址的地址发生单元；以及地址变换单元，在发生的地址在有效访问矩形区内时，将其直接输出到内部存储器，在发生的地址不在有效访问矩形区内时，根据扩展图形把发生的地址变换为有效访问矩形区内的地址输出到内部存储器。
图像处理装置

[发明专利]一种多层前馈神经网络并行加速器-CN201810488050.7有效
发明人：李丽;李宏炜;樊朝煜;潘红兵;何书专;陈沁雨 -专利权人：南京大学
申请日： 2018-05-21 - 公布日： 2021-11-16 - 主分类号： G06N3/063 文献下载
摘要：本发明的多层前馈神经网络并行加速器，包括：主控制模块，控制整个计算流程；系数地址生成模块，生成系数的地址，将所述系数的地址输出；并接收存储控制模块的系数数据，将系数数据拆分后输出；操作数地址生成模块，生成操作数的存储地址并输出；接收存储控制模块的操作数数据，将数据拆分后并输出；前馈网络计算模块，接收拆分后的系数数据与操作数数据，包含若干路并行计算的计算单元；神经元地址生成模块，接收前馈网络计算模块计算得到的神经元数据，生成神经元的存储地址和神经元数据，并将所述神经元的存储地址和神经元数据输出。
一种多层神经网络并行加速器

[发明专利]光分组交换器-CN200480002391.5无效
发明人：塩崎亨;布施優 -专利权人：松下电器产业株式会社
申请日： 2004-06-29 - 公布日： 2006-02-22 - 主分类号： H04Q11/00 文献下载
摘要：提供了一光分组交换器，在一种情况下通过使用一地址信号来交换光分组的传输路径，防止信息信号的可发送容量降低，并且即使在信息信号的调制速度变高时，也便于提取地址信号。光调制部件102输出一光分组，该光分组是通过使来自光源101的输出光受到使用信息信号的强度调制以及使用地址信号的相位调制而获得的，其中所述地址信号对应于信息信号的传输目的地。地址读取部件302从分光器部件301输出的光分组之一的相位中读取地址信号。基于从地址读取部件302输出的地址信号，路径交换部件303确定另一个光分组的输出端口。
分组交换

[发明专利]雷达系统中的多个啁啾脉冲生成-CN202010972717.8在审
发明人： T·阿尔特斯;J·S·纳亚尔;K·拉玛苏布拉马尼安;B·P·金斯伯格 -专利权人：德克萨斯仪器股份有限公司
申请日： 2015-12-30 - 公布日： 2020-12-18 - 主分类号： G01S13/34 文献下载
摘要：对于雷达设备，定时引擎(242)包括：定时控制组件(306)，其具有啁啾脉冲配置参数输入端、啁啾脉冲波形参数输入端、啁啾脉冲地址输出端和啁啾脉冲控制信号输出端；啁啾脉冲配置存储组件(302)，其具有耦合到定时控制组件(306)的配置参数输入端的对应的输入端的啁啾脉冲配置参数输出端、啁啾脉冲波形地址输出端，以及耦合到啁啾脉冲地址输出端的啁啾脉冲地址输入端；以及啁啾脉冲波形存储组件(304)，其具有耦合到定时控制组件306的啁啾脉冲波形参数输入端的啁啾脉冲波形参数输出端以及耦合到啁啾脉冲配置存储组件(302)的啁啾脉冲波形地址输出端的啁啾脉冲波形地址输入端。
雷达系统中的啁啾脉冲生成

[发明专利]一种异步FIFO电路及时延确定方法-CN201680086087.6有效
发明人：夏山春;张志伟;陈默 -专利权人：华为技术有限公司
申请日： 2016-05-27 - 公布日： 2020-08-25 - 主分类号： H04L29/12 文献下载
摘要：所述异步FIFO电路包括：写时钟产生电路、读时钟产生电路、写地址产生电路、读地址产生电路、随机访问存储器、延迟线电路、同步逻辑电路、地址比较逻辑电路和处理器；写地址产生电路的第二输出端与延迟线电路的第一输入端连接，延迟线电路的第二输入端与处理器的第一输出端连接，延迟线电路的输出端与同步逻辑电路的第一输入端连接，同步逻辑电路的输出端与地址比较逻辑电路的第一输入端连接，读地址产生电路的输出端与地址比较逻辑电路的第三输入端连接，地址比较逻辑电路的第一输出端与处理器的输入端连接。
一种异步 fifo 电路及时确定方法

[发明专利]一种快速傅里叶变换算法输出数据的处理装置及方法-CN201710641409.5有效
发明人：满宏涛;周恒钊;钟俊华;王振江 -专利权人：苏州浪潮智能科技有限公司
申请日： 2017-07-31 - 公布日： 2020-07-17 - 主分类号： G06F17/14 文献下载
摘要：本发明提供了一种快速傅里叶变换算法输出数据的处理装置及方法，该装置包括：写入模块、读取模块和存储模块；存储模块中设置有数量与FFT算法的点数相对应的存储地址；读取模块用于在第2i个读写周期，按照第一地址序列，依次从各个存储地址读取数据并输出，以及在第2i+1个读写周期，按照第二地址序列，依次从各个存储地址读取数据并输出；其中，i为正整数，第一地址序列与第二地址序列所对应二进制的bit顺序相反；写入模块用于从第2个读写周期开始，在每一个读写周期，根据FFT算法输出数据帧中各个数据的输出顺序，依次将各个数据写入被读取模块读取过的各个存储地址。本方案能够使FFT算法应用于流水输出的应用场景。
一种快速傅里叶变换算法输出数据处理装置方法

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