专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]一种用于分集接收的环路失锁解决方法及系统-CN202210460205.2在审
  • 刘庆;樊龙江;彭舒文;丁亚玲;周振宇;杨东旭;吴翔 - 上海航天测控通信研究所
  • 2022-04-28 - 2022-07-29 - H04B7/08
  • 本发明公开了一种用于分集接收的环路失锁解决方法,包括如下步骤:S1输入路信号并分别依次进行I、Q数字下变频处理以及滤除零中频以外的数据,得到四路待处理信号。S2对待处理信号分别进行共模运算和差模运算,分别得到相对的路共模信号和路差模信号。S3接收路共模信号并鉴别相位差,得到共模环误差;接收路差模信号并鉴别相位差,得到差模环误差。S4根据共模环误差和差模环误差得到第一反馈信号进行反馈控制;根据滤波处理后的共模环误差和反误差,得到第二反馈信号进行反馈控制。解决分集接收信号跟踪过程中由环相位模糊导致的环路失锁问题,简单易行,运算量小,同样适用于硬件资源紧张的场合。
  • 一种用于分集接收环路解决方法系统
  • [发明专利]一种星载时钟系统-CN202110022117.X在审
  • 雷海东 - 江汉大学
  • 2021-01-08 - 2021-04-30 - G04F5/14
  • 一种星载时钟系统,其特征在于,包括:高稳晶体振荡器、微波射频源、综合伺服模块、第一同步模块、第二同步模块、中央处理器和泡式物理系统,其中,所述高稳晶体振荡器分别与所述微波射频源和所述综合伺服模块连接,所述微波射频源分别与所述综合伺服模块和所述泡式物理系统连接,所述综合伺服模块分别与所述第一同步模块和所述第二同步模块连接,所述第一同步模块分别与所述中央处理器和所述泡式物理系统连接,所述第二同步模块分别与所述中央处理器和所述泡式物理系统连接
  • 一种时钟系统
  • [实用新型]一种星载时钟系统-CN202120042359.0有效
  • 雷海东 - 江汉大学
  • 2021-01-08 - 2021-11-30 - G04F5/14
  • 一种星载时钟系统,其特征在于,包括:高稳晶体振荡器、微波射频源、综合伺服模块、第一同步模块、第二同步模块、中央处理器和泡式物理系统,其中,所述高稳晶体振荡器分别与所述微波射频源和所述综合伺服模块连接,所述微波射频源分别与所述综合伺服模块和所述泡式物理系统连接,所述综合伺服模块分别与所述第一同步模块和所述第二同步模块连接,所述第一同步模块分别与所述中央处理器和所述泡式物理系统连接,所述第二同步模块分别与所述中央处理器和所述泡式物理系统连接
  • 一种时钟系统
  • [发明专利]托卡马克低杂波天线阵入口相位的测量装置和方法-CN200610096902.5无效
  • 徐辉;单家芳 - 中国科学院等离子体物理研究所
  • 2006-10-18 - 2007-03-28 - G01R25/00
  • 本发明公开了一种托卡马克低杂波天线阵入口相位的测量装置和方法,是在每根波导传输线上靠近速调管输出口处及靠近天线处分别连接一只定向耦合器,每个定向耦合器的微波信号经过隔直滤波器后经过二功分器一分为二,分别接入二个模块A、B的输入端,利用两个模块配合工作,将模块A输出曲线上同一相电压对应的两个相位差结合模块B输出相电压确定一个相位差值。本发明将托卡马克低杂波系统的2.45GHz微波信号到达天线入口的相位准确快速的测量并出来,为相位的反馈调节和控制提供准确的相位,为深入研究微波与等离子体耦合效率提供了可靠的技术保障。
  • 马克低杂波天线阵入口相位测量装置方法
  • [发明专利]一种鉴频器和采用该鉴频器的锁相环-CN02158590.3无效
  • 吉利久;窦训金;陈中建;冯文楠;葛岩;贾嵩;刘飞;刘凌 - 北京大学
  • 2002-12-26 - 2004-05-05 - H03L7/085
  • 本发明提供了一种双边鉴频器及采用该鉴频器的锁相环。双边鉴频器,包括上升边鉴频逻辑模块,还包括下降边鉴频逻辑模块,下降边鉴频逻辑模块与上升边鉴频逻辑模块并联,构成双边鉴频器上下半电路的鉴频逻辑模块一边鉴频逻辑模块,双边鉴频逻辑模块输出端与输出逻辑模块相连,输出逻辑模块将上半电路双边鉴频逻辑模块和下半电路双边鉴频逻辑模块的输出脉冲信号进行逻辑操作,使得在输入信号的上升边和下降边都产生正比于两输入信号相差的up/dn信号。本发明的双边鉴频器鉴频相速度快、增益高、减少相位误差累积、功耗小、电路结构简单,锁相环收敛速度快、稳态相差小、功耗小。
  • 一种鉴频鉴相器采用锁相环
  • [发明专利]环路滤波的锁相环电路-CN201710665531.6在审
  • 李天望;姜黎;袁涛;万鹏 - 湖南国科微电子股份有限公司
  • 2017-08-07 - 2017-12-22 - H03L7/085
  • 本发明提供了一种环路滤波的锁相环电路,包括依次串联形成回路的器、路电荷泵及环路滤波单元、电压电流转换及电流加法电路单元、电流控制振荡器及分频器;所述器的输入端连接至参考时钟信号端;所述电压电流转换及电流加法电路单元用于将所述路电荷泵及环路滤波单元输出的控制电压转换为电流;所述分频器的输出端连接至所述器的反馈输入端。与相关技术相比,本发明的环路滤波的锁相环电路其结构简单,成本低、功耗小且稳定性高。
  • 环路滤波锁相环电路
  • [发明专利]数字链延迟锁相环-CN201410043906.1有效
  • 张昊;杨宗仁 - 中国科学院计算技术研究所
  • 2014-01-29 - 2017-04-12 - H03L7/181
  • 本发明公开了一种数字链延迟锁相环,该数字链延迟锁相环包括延迟单元余数链、器、锁定控制单元以及两条延迟链,其中,两条延迟链包括由多个延迟单元组成的延迟链和多级补偿延迟单元组成的补偿链,延迟单元包括交错颠倒设置的粗调链延迟单元和细调链延迟单元;参考时钟先后经过粗调链延迟单元和细调链延迟单元,粗调链延迟单元输入,细调链延迟单元输出,同时,参考时钟经过补偿链的多级补偿延迟单元,由器将补偿链输出时钟与参考时钟进行比较,输出结果,根据该结果由锁定控制单元调整输出时钟,如果输出时钟领先于参考时钟,则延迟时间被增加,输出时钟被推后,反之亦然,直到器鉴定两个时钟信号同步,系统锁定。
  • 数字延迟锁相环
  • [发明专利]一种锁相装置及锁相方法-CN201810553555.7有效
  • 杨东升;刘方诚;王雄飞 - 华为技术有限公司
  • 2018-05-31 - 2022-12-27 - H03L7/07
  • 本申请实施例提供一种锁相装置及锁相方法,该锁相装置包括幅值调节单元、与所述幅值调节单元连接的器、与所述器连接的第一环路滤波器、与所述器连接的第二环路滤波器、与所述第一环路滤波器连接的第一振荡器和与所述第二环路滤波器连接的第二振荡器其中,所述幅值调节单元、所述器、所述第一环路滤波器和所述第一振荡器构成一个环路,所述器、所述第二环路滤波器和所述第二振荡器构成另外一个环路。采用本申请实施例,该锁相装置的环结构能够减弱锁相装置产生的正序分量与该锁相装置产生的负序分量之间的频率耦合问题。
  • 一种装置方法

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