专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]前向纠错的方法-CN03814540.5有效
  • 卡尔·克里斯坦森 - 汤姆森特许公司
  • 2003-06-17 - 2005-08-31 - H03M13/29
  • 一种纠正数据块(164)中的错误的迭代方法。首先利用从数据块(164)的8B/10B编码/解码中导出的信息识别坏字节。在每个识别的坏字节内,随后利用从数据块(164)中坏字节所处的那一行的奇偶校验编码中导出的信息识别可疑位。然后利用从数据块(164)中可疑位所处的那一列的奇偶校验编码中导出的信息,将每个可疑位分类成确认错误位或未确认错误位。然后纠正确认错误位,重置与确认错误位相对应的奇偶校验位,和清除坏字节。
  • 纠错方法
  • [发明专利]用于集成电路的互连网络-CN201910406180.6有效
  • 安德鲁·戴维·图恩;耿光辉;徐政 - ARM有限公司
  • 2019-05-16 - 2022-09-30 - G06F13/14
  • 所述许多端点用于与所述集成电路的相应的节点交换数据;主网络,该主网络用于从源端点向目的地端点路由主净荷;以及冗余网络,该冗余网络用于向所述目的地端点路由冗余净荷,该冗余净荷包括基于所述主净荷的至少一部分计算出的第一校验码,该第一校验码具有比所述主净荷的所述至少一部分更少的位。所述目的地端点包括错误校验电路,该错误校验电路用于执行错误校验操作以基于经由所述主网络接收到的所述主净荷计算第二校验码,并且基于所述第二校验码与经由所述冗余网络接收到的所述第一校验码的比较来验证所述主净荷的完整性
  • 用于集成电路互连网络
  • [发明专利]预测错误校正装置、其操作方法和用该装置的存储器系统-CN201910506044.4在审
  • 林秀晋 - 爱思开海力士有限公司
  • 2019-06-12 - 2020-02-18 - G06F11/10
  • 本公开的实施例涉及预测错误校正装置、其操作方法和用该装置的存储器系统。一种存储器系统可以包括:存储器设备,其被配置为执行数据写入、读取和擦除操作中的一个或多个;以及控制器,其被配置为执行错误管理命令并控制存储器设备的操作,其中错误管理命令被配置为确定存储在存储器设备中的数据中很可能导致读取失败的第一数据,确定用于生成预测错误奇偶校验的一个或多个第二数据,并基于所确定的第一和第二数据生成预测错误奇偶校验,并且其中存储器设备在控制器的控制下执行写入操作以存储第一和第二数据的索引以及预测错误奇偶校验
  • 预测错误校正装置操作方法存储器系统
  • [发明专利]有局部顺序信息的校验矩阵的保护的数据存取方法及设备-CN202011375928.X在审
  • 杨宗杰 - 慧荣科技股份有限公司
  • 2020-11-30 - 2021-07-02 - G06F3/06
  • 本发明公开了一种使用借助于具有局部顺序信息的奇偶校验矩阵的数据保护的数据存取方法以及设备,诸如记忆装置、存储器控制器、及其解码电路。该数据存取方法可包括:响应于读取请求,开始自预定存储空间接收对应于该读取请求的受保护数据;产生该奇偶校验矩阵;依据码字进行基于该奇偶校验矩阵的症状计算以产生并输出用于该码字的症状;依据该症状进行错误检测以产生并输出解码结果信号,并且依据该症状进行错误位置解码以产生并输出错误位置;进行该码字的错误更正以更正该码字的于该错误位置的错误;以及依据自该受保护数据取得的码字进行另外的处理。
  • 局部顺序信息校验矩阵保护数据存取方法设备
  • [发明专利]用于测试错误校正电路的半导体器件和半导体系统-CN202110812506.2在审
  • 金根国 - 爱思开海力士有限公司
  • 2021-07-19 - 2022-10-04 - G11C29/42
  • 本申请公开了用于测试错误校正电路的半导体器件和半导体系统。该半导体器件包括:控制电路,其被配置为:基于用于执行错误校正测试模式的写入控制信号、写入检查命令和读取检查命令来产生输入使能信号、输出使能信号、锁存控制信号和错误校正控制信号;锁存电路,在锁存控制信号被使能的时段期间,其被配置为:通过锁存输入数据、输入奇偶校验和输入掩蔽信号来产生锁存数据、锁存奇偶校验和锁存掩蔽信号,以及被配置为:将经校正的数据重新储存为锁存数据;以及错误校正电路,其被配置为:在错误校正控制信号被使能的时段期间,通过基于锁存数据、锁存奇偶校验和锁存掩蔽信号来校正锁存数据中包括的错误而产生经校正的数据。
  • 用于测试错误校正电路半导体器件半导体系统
  • [发明专利]一种网络策略校验系统及方法-CN202110925006.X在审
  • 李军;李一凡;贾成君;胡效赫 - 清华大学
  • 2021-08-12 - 2021-11-30 - G06F8/35
  • 本发明提供一种网络策略校验系统及方法,其系统包括输入端、网络策略校验单元和输出端;所述输入端,用于输入网络拓扑、网络策略及待验证的约束;所述网络策略校验单元,用于接收所述网络拓扑、网络策略及待验证的约束,并基于获取的网络设备的配置文件输出网络校验结果;所述输出端,用于输出约束满足信息、错误定位信息和错误修复建议。本发明实施例将模块化程序设计引入网络校验,能够降低网络策略校验工具设计时的复杂度,便于进行工作量的切分实现敏捷开发,使网络策略校验工具的调试维护、问题定位简单化。
  • 一种网络策略校验系统方法

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