专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [实用新型]一种防反接防打火电路-CN201120307082.6有效
  • 胡勇;张伟大 - 北京动力源科技股份有限公司
  • 2011-08-19 - 2012-03-21 - H02J7/00
  • 本实用新型公开了一种防反接防打火电路,该电路包括:第一电阻、第二电阻、第三电阻、第一开关管、第二开关管和第三电容;所述第一电阻连接在所述第一开关管的漏极和所述第二开关管的漏极之间;所述第一开关管的漏极连接在电源的负输出端或者正输出端;所述第二开关管的漏极连接在蓄电池的负极或者正极;所述第二开关管的栅极与所述电源的正输出端或者负输出端相连;所述第一开关管源极与所述第二开关管的源极相连;所述第二电阻连接在所述第一开关管的栅极和所述第二开关管的栅极之间;所述第三电阻连接在所述第二开关管的源极和所述第二开关管的栅极之间;所述第三电容连接在所述第一开关管的源极和所述第一开关管的栅极之间。
  • 一种防反接防打火电路
  • [实用新型]一种低功耗唤醒电路-CN202220095462.6有效
  • 曹宇宁;缪爱军;王明仁 - 威兹曼电源(苏州)有限公司
  • 2022-01-14 - 2022-07-01 - H01M10/42
  • 本实用新型公开了一种低功耗唤醒电路,其包括第一MOS管、第二MOS管、按键、MCU以及电源管理芯片;第一MOS管为PMOS管,其栅极与源极之间连接有第一电阻,其栅极通过第二电阻连接按键,其源极连接电池正极,其漏极连接电源管理芯片及充电接口;第二MOS管为NMOS管,其栅极与源极之间连接有第三电阻,其栅极通过第四电阻连接MCU,其漏极通过第五电阻连接第一MOS管的栅极,其源极接地;按键被按下后与其连接的线路被接地本实用新型中,系统闲置时,第一MOS管将电池的输出线路切断,在用户按下按键后第一MOS管导通,且MCU通过第四电阻作用于第二MOS管使系统自锁,实现系统唤醒,在优选方案中,还能通过检测系统是否闲置自动关断以及在充电接口接入充电机后自动唤醒
  • 一种功耗唤醒电路
  • [发明专利]半导体元件的制造方法-CN201110270509.4无效
  • 李丹晨;詹博文 - 台湾积体电路制造股份有限公司
  • 2007-02-25 - 2012-01-25 - H01L21/336
  • 本发明提供一种半导体元件的制造方法,其可改善电阻率下降效应和可靠度,包括:提供一半导体基板;形成一栅极介电质于该半导体基板上;形成一栅极于该栅极介电质上;形成一第一掩模层覆盖于该栅极上;形成一源/漏极区于邻接于该栅极;形成一源/漏极硅化物于该源/漏极区上;移除该第一掩模层以暴露出该栅极;以及形成一栅极硅化物于该栅极上。利用本发明形成的金属氧化物半导体元件具有已改善的电阻率下降效应和可靠度。
  • 半导体元件制造方法
  • [实用新型]一种点触使能的控制电路-CN201521107596.1有效
  • 梁柱 - 深圳市沃特玛电池有限公司
  • 2015-12-26 - 2016-05-18 - H03K17/96
  • 本实用新型公开了一种点触使能的控制电路,包括MOS管Q1、MOS管Q2、MOS管Q4、电阻R1、电阻R2、电阻R3、电阻R4、电容C1和开关J2;电阻R1、电阻R2和电容C1依次串联连接在电源V1的正、负极之间;MOS管Q1的栅极通过开关J2连接至电容C1与电阻R2的串联连接端,MOS管Q1的漏极连接至电阻R1与电阻R2的串联连接端,MOS管Q1的源极接地;MOS管Q2的栅极连接至电阻R1与电阻R2的串联连接端,MOS管Q2的漏极通过电阻R3连接至电源V1的正极,MOS管Q2的源极接地;MOS管Q4的栅极与MOS管Q2的漏极连接,MOS管Q4的栅极还通过电阻R4与MOS管Q1的栅极连接;MOS管Q4的源极连接至电源
  • 一种点触使能控制电路
  • [发明专利]低耗损功率装置及其制造方法-CN202110572569.5在审
  • 李绍曾 - 蓁创科技有限公司
  • 2021-05-25 - 2021-12-03 - H01L29/78
  • 现有的半导体晶体管制程可形成横向延伸邻接传统栅极结构。可改变这些横向栅极延伸下方的介电厚度,以使装置通道电阻最佳化,阻止在高工作电压击穿。延伸栅极不受光刻尺寸解析度和对准能力的限制,并且与传统制程相容,以便于与其他装置集积。薄介电层可形成在延伸栅极下以降低通道电阻。厚介电层可形成在延伸栅极下以改善工作电压范围。本发明提供具有横向栅极延伸的创新结构,可称之为EGMOS(extended gate metal oxide semiconductor,延伸栅极金属氧化物半导体)。
  • 耗损功率装置及其制造方法
  • [发明专利]半导体结构及其形成方法-CN202010581093.7在审
  • 周飞 - 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
  • 2020-06-23 - 2021-12-24 - H01L29/78
  • 一种半导体结构及其形成方法,其中结构包括:基底,所述基底包括衬底和位于衬底表面的若干鳍部;位于所述基底上横跨若干所述鳍部的栅极结构,且所述栅极结构覆盖所述鳍部的部分顶部和侧壁表面;分别位于所述栅极结构两侧的鳍部内的源漏掺杂层,位于相邻的鳍部内的源漏掺杂层相邻;位于所述源漏掺杂层表面的接触电阻层,且相邻接触电阻层相连;位于部分接触电阻层表面的第一插塞。相邻接触电阻层相连,且在部分接触电阻层表面形成第一插塞,使得所述第一插塞在栅极结构上的投影面积较小,且所述第一插塞的体积较小,有利于降低第一插塞和栅极结构之间的寄生电容,进而提升所述半导体结构的性能。
  • 半导体结构及其形成方法
  • [发明专利]EEPROM的测试电路及其测试方法-CN200910202024.4有效
  • 傅志军;刘晶;顾明 - 上海华虹集成电路有限责任公司
  • 2009-12-24 - 2011-06-29 - G11C29/56
  • 本发明公开了一种EEPROM的测试电路,包括四个晶体管和三个电阻;第一晶体管为PMOS,漏极连接内部高压端,衬底和源极相连接,源极通过第一电阻连接到外部高压端;第二晶体管为NMOS,漏极通过第一电阻连接到外部高压端,衬底和源极、栅极相连接并接地;第三晶体管为NMOS,漏极通过第三电阻连接到第一晶体管的栅极,源极连接第四晶体管的漏极,栅极连接内部高压使能端;第四晶体管为NMOS,漏极连接第三晶体管的源极,衬底和源极相连接并接地,栅极连接外部高压使能端;第二电阻的两端分别连接第一晶体管的源极和栅极;所述内部高压端连接EEPROM电路。
  • eeprom测试电路及其方法
  • [发明专利]一种用于串联IGBT的均压保护电路-CN201611027624.8有效
  • 张明;王栋煜 - 华中科技大学
  • 2016-11-17 - 2019-09-06 - H03K17/567
  • 本发明公开了一种用于串联IGBT的均压保护电路,包括电压采集模块、第i比较器、控制模块以及栅极电阻模块;其中,i为1~N的任意整数,N为自然数;所述电压采集模块的第i输出端连接第i比较器,所述第i比较器的第一输出端连接栅极电阻模块的第i输入端,第一比较器的第二输出端连接控制模块的输入端,所述控制模块的输出端连接栅极电阻模块的第N+1输入端,所述栅极电阻模块的输出端作为所述均压保护电路的输出端。本发明利用设定阈值,并根据集射极电压信号来获取方波信号,从而更改栅极电阻的大小,可以调整集射极电压的上升速率,减少了峰值电压,同时抑制了因信号传递线路杂散参数不同带来的过压影响,可以避免IGBT在串联工作当前关断阶段与整个工作周期中的过压损坏风险
  • 一种用于串联igbt保护电路
  • [实用新型]一种模拟开关-CN201520706062.4有效
  • 周磊 - 衢州市沃思电子技术有限公司
  • 2015-09-11 - 2015-12-16 - H03K17/687
  • 本实用新型公开一种模拟开关,N沟道场效应管Q1漏极和P沟道场效应管Q2漏极连接后经电阻R1接至电源正端,沟道场效应管Q1源极经电阻R2接地,N沟道场效应管Q1栅极经并联电容C1和二极管D1接至栅极控制端,P沟道场效应管Q2栅极经并联电容C2和二极管D2接至栅极控制端,P沟道场效应管Q2源极经电阻R3接地;N沟道场效应管Q1’漏极和P沟道场效应管Q2’漏极连接后经电阻R1’接至电源负端,沟道场效应管Q1’源极经电阻R2’接地,N沟道场效应管Q1’栅极经并联电容C1’和二极管D1’接至栅极控制端,P沟道场效应管Q2’栅极经并联电容C2’和二极管D2’接至栅极控制端,P沟道场效应管Q2’源极经电阻R3’接地
  • 一种模拟开关
  • [发明专利]高压工艺集成电路方法-CN201710851519.4在审
  • 王惠惠;金锋;邓彤 - 上海华虹宏力半导体制造有限公司
  • 2017-09-19 - 2018-03-09 - H01L21/8249
  • 包含步骤1,在P型衬底上注入形成N型深阱,以及注入形成P阱;在高阻区域形成热氧化层;步骤2,对器件表面进行杂质的整体注入,调整N型深阱区硅表面掺杂的浓度,进而调整PMOS阈值电压达到设计要求;步骤3,淀积栅极热氧化层及多晶硅,进行低掺杂注入,调节多晶硅电阻值达到高值电阻的阻值要求,完成多晶硅栅极及高值电阻的刻蚀成型,完成CMOS中PMOS和NMOS的源漏极注入;步骤4,淀积层间介质,刻蚀接触孔并制作电极、引出。本发明采用CMOS栅极多晶硅的低掺杂P型注入来调节高值电阻电阻值,利用CMOS的源区及漏区注入来同时调整多晶硅栅极的方块电阻,省掉高值电阻的一次光刻步骤,节省了工艺成本。
  • 高压工艺集成电路方法

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