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[发明专利]一种硬盘卡槽双端口时钟信号配置装置-CN202110998468.4有效
发明人：赵晓通 -专利权人：苏州浪潮智能科技有限公司
申请日： 2021-08-27 - 公布日： 2023-07-18 - 主分类号： G06F1/06 文献下载
摘要：本发明提供一种硬盘卡槽双端口时钟信号配置装置，包括：第一时钟拓展芯片和第二时钟拓展芯片，所述第一时钟拓展芯片分别连接第一卡槽和第二卡槽，将接收自主板的时钟信号拓展为两组差分时钟信号，并将两组差分时钟信号分别发送至第一卡槽的硬盘和第二卡槽的硬盘；所述第二时钟拓展芯片分别连接第一卡槽和第二卡槽，所述第二时钟拓展芯片连接双端口模式连接器，所述双端口模式连接器向第二时钟拓展芯片发送用于控制是否启用第二时钟拓展芯片的判决信号。本发明解决了硬盘卡槽支持双端口模式时，时钟信号配置的问题，利用电路设计实现了时钟拓展芯片的使能，减少了时钟资源的浪费以及其相应的能耗。
一种硬盘卡槽双端口时钟信号配置装置

[发明专利]用于时钟缓存器芯片的EMI防护电路-CN201910665840.2在审
发明人：任振兴;胡超;彭泽清;孙文静 -专利权人：中国航空无线电电子研究所
申请日： 2019-07-23 - 公布日： 2019-11-26 - 主分类号： H03H17/02 文献下载
摘要：本发明公开了一种用于时钟缓存器芯片的EMI防护电路，包含通过T型滤波电路、RC电路和π型滤波器，一个T型滤波电路接时钟缓存芯片的一个时钟输出端口，一个RC电路接时钟缓存芯片的一个悬空端口，π型滤波器对输入电源进行滤波后输入时钟缓存器芯片的电源输入端口
时钟缓存芯片滤波器电源输入端口时钟输出端口防护电路输入电源输入时钟有效抑制缓存器滤波悬空

[发明专利]实现时钟同步的方法、装置和系统-CN200810192941.4有效
发明人：王晓波;李丙博;孙文华;王继辉;徐文广;阳生丙;邓友好 -专利权人：华为技术有限公司
申请日： 2008-12-31 - 公布日： 2010-07-07 - 主分类号： H04L7/04 文献下载
摘要：本发明实施例公开了一种实现时钟同步的方法、装置和系统，所述实现时钟同步的方法，包括：获取各端口的时间戳组；从所述时间戳组中选择一个时间戳作为基准时间戳，根据所述基准时间戳得到同步时钟控制信息；将所述同步时钟控制信息下发到各端口，所述同步时钟控制信息用于提供给各端口进行时钟同步。本发明实施例还公开一种实现时钟同步的装置和系统，本发明适用于在IP通信网络设备中实现时钟同步。
实现时钟同步方法装置系统

[发明专利]高速突发式时钟和数据恢复器-CN03141468.0无效
发明人：张瑞峰;李迎春;林如俭;李力;宋英雄;许志荣 -专利权人：上海大学;上海天博光电科技有限公司
申请日： 2003-07-08 - 公布日： 2004-03-03 - 主分类号： H04L7/033 文献下载
摘要：本发明涉及一种高速突发式时钟和数据恢复器。它包含有带有数据信号输入端口、参考时钟信号输入端口、时钟信号输出端口、数据信号输出端口和复位信号输入端口的印刷电路板及安装在其上的电子元件和芯片，电路由数据触发法延时控制信号产生模块、延时调整模块、本地时钟产生模块和判决模块组成本发明采用检测输入数据跳变方式实现时钟和数据信号的恢复，电路运算量小，减少控制电路消耗时间，工作速率在每秒1000兆比特以上，能满足高速无源光网络的需要。
高速突发时钟数据恢复

[发明专利]基于SOPC的SDRAM测试系统及方法-CN201510105536.4在审
发明人：魏爱香;林康保;招瑜;刘俊 -专利权人：广东工业大学
申请日： 2015-03-11 - 公布日： 2015-05-27 - 主分类号： G11C29/08 文献下载
摘要：测试系统包括测试芯片和被测试的SDRAM芯片，测试芯片包括PPL移相模块和逻辑控制模块，逻辑控制模块包括SDRAM通信端口和用于连接Avalon主外设的Avalon从端口，Avalon从端口包括时钟信号输入端口、地址端口、控制端口、数据端口和读写等待端口，PPL移相模块的第一时钟输出端连接至SDRAM芯片的时钟信号引脚，PPL移相模块的第二时钟输出端连接至Avalon从端口的时钟信号输入端口。
基于 sopc sdram 测试系统方法

[实用新型]一种SD卡通信指示电路-CN202121748997.0有效
发明人：周立功;陈炜;凌健鸿 -专利权人：广州立功科技股份有限公司
申请日： 2021-07-29 - 公布日： 2022-11-15 - 主分类号： G08B21/18 文献下载
摘要：本实用新型公开了一种SD卡通信指示电路，包括蜂鸣器模块、SD卡座模块以及微处理器模块，SD卡座模块上设置有SD卡座数据传输端口、SD卡座命令传输端口、SD卡座时钟端口以及SD卡座卡检测端口，微处理器模块上设置有微处理器数据传输端口、微处理器命令传输端口、微处理器时钟端口、微处理器卡检测端口以及指令输出端口；SD卡座数据传输端口与微处理器数据传输端口相连接，SD卡座命令传输端口与微处理器命令传输端口相连接，SD卡座时钟端口与微处理器时钟端口相连接，SD卡座卡检测端口与微处理器卡检测端口相连接，指令输出端口与蜂鸣器模块相连接，解决了现有技术中的SD卡座在SD卡无法正常通信时，存在着无法对故障进行指示的技术问题。
一种 sd 卡通指示电路

[实用新型]一种驱动电路以及空调器-CN202320205336.6有效
发明人：吕定营;黄育夫;习涛 -专利权人： TCL空调器（中山）有限公司
申请日： 2023-02-10 - 公布日： 2023-08-01 - 主分类号： H03K19/0175 文献下载
摘要：本申请提供一种驱动电路以及空调器，包括主控芯片和驱动芯片，主控芯片包括时钟信号输出端口和数据输出端口，驱动芯片包括时钟信号输入端口和数据输入端口，其中，时钟信号输入端口与时钟信号输出端口相连，数据输入端口与数据输出端口相连，从而使得从主控芯片传输至驱动芯片的串行电流能够被转变为并行电流；同时，驱动芯片还包括多个驱动信号输出端口，每一驱动信号输出端口用于连接一负载元件，由于从主控芯片传输至驱动芯片的串行电流已经被转变为并行电流
一种驱动电路以及空调器

[发明专利]一种时间同步的方法和时钟设备-CN201010116596.3有效
发明人：徐鹏飞 -专利权人：杭州华三通信技术有限公司
申请日： 2010-03-01 - 公布日： 2011-09-21 - 主分类号： H04L7/00 文献下载
摘要：本发明提供了一种时间同步的方法和时钟设备，本发明取消了阻塞端口对于精确时间协议(PTP)同步报文的限制，根据从最优路径传输来的PTP同步报文对本地时钟进行修正，由于PTP同步报文途径的跳数最少，累积误差也最小并且在PTP同步报文是通过从(slave)端口接收到的且该时钟设备存在主(master)端口时，对PTP报文中携带的时钟信息进行修正后，通过master端口转发该PTP同步报文以便后续时钟设备能够进行精确时间同步
一种时间同步方法时钟设备

[发明专利]替代双端口静态存储器的存储器结构-CN201210289587.3在审
发明人：叶国平 -专利权人：上海华虹集成电路有限责任公司
申请日： 2012-08-15 - 公布日： 2014-02-19 - 主分类号： G11C11/413 文献下载
摘要：本发明公开了一种替代双端口静态存储器的存储器结构，包括：多个单端口静态存储器和多个选择电路；每个单端口静态存储器具有独立的时钟和总线信号以及独立的空满状态标志位；所述选择电路具有两个访问端，时钟和总线信号分别输入到两个访问端，该选择电路的输出端连接到单端口静态存储器；选择电路的控制信号包括数据流方向信号和单端口静态存储器的空满状态标志位输出信号。选择电路在所述控制信号的控制下，用于切换单端口静态存储器的时钟和总线信号，根据数据流的方向和单端口静态存储器的空满状态将单端口静态存储器的时钟切换到相应访问端的工作时钟上。
替代端口静态存储器结构

[发明专利]云平台时钟授时方法及系统-CN202011545698.7在审
发明人：刘照德;李纯;郑叶;李嘉敏;刘苏;丁志豪;陈乐翀;王鹏达 -专利权人：电科云（北京）科技有限公司
申请日： 2020-12-23 - 公布日： 2021-03-30 - 主分类号： H04J3/06 文献下载
摘要：本发明提供了一种云平台时钟授时方法及系统，其中，该方法包括：根据时钟源的精准时钟校准主控虚机的时钟，得到校准后的主控虚机时钟，形成虚机时钟卡提供时钟业务；根据待授时的第一业务虚机的时钟服务端口标识，查找主控虚机时钟服务端口标识、业务虚机时钟服务端口标识及时钟授时协议的对应关系，得到第一业务虚机和主控虚机之间的第一时钟授时协议；依据第一业务虚机和主控虚机之间的第一时钟授时协议，通过专用时钟网络，根据校准后的主控虚机时钟校准第一业务虚机的时钟，并形成虚拟时钟卡提供精准时钟业务。通过上述方案能提高为虚拟化业务提供时钟授时的灵活性，提高时钟卡的使用效率，降低云平台精准授时服务的成本。
平台时钟授时方法系统

[发明专利]一种半周期延时步进的时钟同步电路-CN202210575288.X在审
发明人：王尧;程理丽;贾世旺;赵飞;韩威 -专利权人：中国电子科技集团公司第五十四研究所
申请日： 2022-05-25 - 公布日： 2022-10-04 - 主分类号： H03L7/18 文献下载
摘要：本发明公开了一种半周期延时步进的时钟同步电路，涉及大规模数字时钟同步领域。该电路包括1‑1024分频电路和半周期延时步进输出电路；时钟信号从1‑1024分频电路的信号输入端口进入，经过1‑1024分频电路的分频后，从1‑1024分频电路的输出端口输入到半周期延时步进输出电路的分频输入端口；半周期延时步进输出电路单元的复位信号输出端口输出复位信号到1‑1024分频电路的输入复位端口；半周期延时步进输出电路单元的时钟输出端口输出延时后的分频信号。本发明适用于CMOS工艺，具有时钟源同步、分频、以0.5周期为延时步进的输出特点，可以实现以0.5周期为延时步进、可以整数分频，并且与输入信号时钟上升沿同步的电路。
一种周期延时步进时钟同步电路

[实用新型]一种半周期延时步进的时钟同步电路-CN202221271360.1有效
发明人：王尧;程理丽;贾世旺;赵飞;韩威 -专利权人：中国电子科技集团公司第五十四研究所
申请日： 2022-05-25 - 公布日： 2022-09-06 - 主分类号： H03L7/18 文献下载
摘要：本实用新型公开了一种半周期延时步进的时钟同步电路，涉及大规模数字时钟同步领域。该电路包括1‑1024分频电路和半周期延时步进输出电路；时钟信号从1‑1024分频电路的信号输入端口进入，经过1‑1024分频电路的分频后，从1‑1024分频电路的输出端口输入到半周期延时步进输出电路的分频输入端口；半周期延时步进输出电路单元的复位信号输出端口输出复位信号到1‑1024分频电路的输入复位端口；半周期延时步进输出电路单元的时钟输出端口输出延时后的分频信号。本实用新型适用于CMOS工艺，具有时钟源同步、分频、以0.5周期为延时步进的输出特点，可以实现以0.5周期为延时步进、可以整数分频，并且与输入信号时钟上升沿同步的电路。
一种周期延时步进时钟同步电路

[发明专利]用于被通信链路分开的时钟的时间同步-CN201980028957.8在审
发明人： Y·本亚米尼;A·吉尔;S·Y·伊弗兰奇 -专利权人：高通股份有限公司
申请日： 2019-03-07 - 公布日： 2020-12-04 - 主分类号： G06F13/42 文献下载
摘要：用于被通信链路分开的时钟的时间同步的系统和方法允许将主时钟放置在面向下游的端口或面向上游的端口处并且向从时钟发送具有嵌入在传输层协议(TLP)前缀中的相关联的时间戳的同步命令。从时钟可以基于所接收的时间戳来更新其时间值。此外，从设备可以计算主时钟与从时钟之间的往返延迟，并且使用该延迟计算来校正从时钟。延迟计算同样可以使用TLP前缀来进行。同样，通过使用TLP前缀，可以从面向上游的端口或面向下游的端口发起时间同步。
用于通信分开时钟时间同步

[发明专利]接口电路及其控制方法、信号传输系统和电子设备-CN202211038971.6在审
发明人：熊建才 -专利权人： OPPO广东移动通信有限公司
申请日： 2022-08-29 - 公布日： 2022-11-29 - 主分类号： G06F13/40 文献下载
摘要：本申请涉及一种接口电路及其控制方法、信号传输系统和电子设备，接口电路被配置有两个信号端口，两个所述信号端口中的一个用于传输序列开始信号和数据信号，另一个用于传输时钟信号，所述接口电路包括：数据模块，用于支持对所述数据信号的处理；时钟模块，用于支持对所述时钟信号的处理；开关模块，所述开关模块的两个第一端分别与两个所述信号端口对应连接，所述开关模块的两个第二端分别与所述数据模块、所述时钟模块对应连接，当所述接口电路接收所述数据信号和所述时钟信号时，所述开关模块用于将目标端口导通至所述数据模块，并将另一个所述信号端口导通至所述时钟模块，所述目标端口为两个所述信号端口中传输所述序列开始信号的一个。
接口电路及其控制方法信号传输系统电子设备

[发明专利]一种基于数模转换器的多板同步时钟架构及方法-CN202310948669.2在审
发明人：徐超;邹小波;林海川;曾耿华;吴峰 -专利权人：成都中微达信科技有限公司
申请日： 2023-07-31 - 公布日： 2023-10-24 - 主分类号： G06F1/12 文献下载
摘要：本发明公开了一种基于数模转换器的多板同步时钟架构及方法，涉及时钟同步技术领域，包括多级时钟树框架和基于数模转换器的FPGA时钟同步系统，所述多级时钟树框架用于将参考时钟信号进行多级时钟合成的调整处理，之后产生多路的采样时钟信号和数据时钟信号均输入至FPGA时钟同步系统中，并以采样时钟信号、第一数据时钟信号和第二数据时钟信号的输出形式，分别输入至数模转换器的采样时钟端口、数模转换器的第一数据时钟端口和FPGA芯片的第二数据时钟端口；本发明通过两级时钟发生器同步机制，能保证多片数模转换器输入的数据时钟信号和输出的分频时钟信号具有一致的相位，避免了现有信号同步装置中容易导致随机相位差的问题。
一种基于数模转换器同步时钟架构方法

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