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[实用新型]五端口芯片及芯片系统-CN202221397818.8有效
发明人：刘洲宏;莫要武;任冠京;侯金剑 -专利权人：思特威（上海）电子科技股份有限公司
申请日： 2022-05-30 - 公布日： 2022-12-06 - 主分类号： H04N5/369 文献下载
摘要：本实用新型提供一种五端口芯片，包括：时钟模块，用于根据主时钟端口输入的外部时钟形成同步时钟；数据输入模块，连接时钟模块的输出端，用于在同步时钟的控制下，接收主数据正端口和主数据负端口输入的配置差分数据并将其转成配置信息存储；主模块，连接数据输入模块的输出端，用于读取配置信息并进行芯片配置，及在系统时钟的控制下产生待传数据；数据输出模块，连接时钟模块的输出端和主模块的输出端，用于将待传数据转成待传差分数据，并基于同步时钟将待传差分数据在设定帧格式下通过主数据正端口和主数据负端口差分输出通过本实用新型提供的五端口芯片，解决了现有图像传感器芯片在数据传输过程中存在抗干扰能力差的问题。
端口芯片系统

[发明专利]一种信号同步器-CN202111124721.X在审
发明人：孙先国 -专利权人：孙先国
申请日： 2021-09-25 - 公布日： 2022-01-04 - 主分类号： G06F1/12 文献下载
摘要：本发明公开了一种信号同步器，包括接收模块、时钟模块、存储器、同步模块、输出模块、显示模块和与接收模块相适配的发送端，所述接收模块包括第一输入端口、第二输入端口、第三输入端口和第四输入端口，所述时钟模块包括第一时钟、第二时钟、第三时钟和第四时钟；本发明采用接收模块、时钟模块、存储器、同步模块、输出模块以及显示模块的配合模块，实现了同一信号同步器能同时处理多组信号；接收模块包括多个输入端口，可以同时接收多个信号；时钟模块根据不同的输入端口进行设置相应的时钟
一种信号同步器

[发明专利]时钟优先级链路分级系统和方法-CN200980148285.0有效
发明人： J.M.赫丁;S.B.斯图尔特;J.富兰 -专利权人： ADC长途电讯有限公司
申请日： 2009-12-01 - 公布日： 2011-11-16 - 主分类号： H04L7/04 文献下载
摘要：提供了时钟优先级链路分级系统和方法。在一实施方案中，提供了为多主机分布式天线系统确定时钟优先级的方法。该方法包括识别多个端口中的哪一个端口正接收具有最高优先级网络链路等级（NCL）值的参考时钟信号，其中该最高优先级NCL值指示了提供主时钟的主机单元的主时钟优先级等级（MCPL）和指示了链路深度的链路等级值；基于该最高优先级NCL值从该多个端口处选择系统时钟参考端口；将本地时钟锁定到在该选择的系统时钟参考端口上所接收到的参考时钟信号；基于该最高优先级NCL值计算增加的NCL值；和在该多个端口上传送该增加的
时钟优先级分级系统方法

[发明专利]时钟电路系统、计算芯片、算力板和数字货币挖矿机-CN202010572765.8在审
发明人：范志军;刘建波;杨作兴 -专利权人：深圳比特微电子科技有限公司
申请日： 2020-06-22 - 公布日： 2020-08-21 - 主分类号： G06F1/06 文献下载
摘要：本公开涉及时钟电路系统、计算芯片、算力板和数字货币挖矿机。时钟电路系统包括主时钟电路和本地时钟电路。主时钟电路包括级联的多个时钟驱动电路，每个时钟驱动电路包括使时钟信号延迟的一个或多个延迟元件。本地时钟电路包括耦接到所述主时钟电路的第一端口的第一输入端；耦接到主时钟电路的第二端口的第二输入端；以及逻辑门元件。第一端口和第二端口之间存在主时钟电路的的至少一个延迟元件。本公开能够使用精简的时钟电路系统生成性能良好的脉冲信号。
时钟电路系统计算芯片算力板数字货币挖矿机

[实用新型]时钟电路系统、计算芯片、算力板和数字货币挖矿机-CN202021190463.6有效
发明人：范志军;刘建波;杨作兴 -专利权人：深圳比特微电子科技有限公司
申请日： 2020-06-22 - 公布日： 2020-12-15 - 主分类号： G06F1/06 文献下载
摘要：本公开涉及时钟电路系统、计算芯片、算力板和数字货币挖矿机。时钟电路系统包括主时钟电路和本地时钟电路。主时钟电路包括级联的多个时钟驱动电路，每个时钟驱动电路包括使时钟信号延迟的一个或多个延迟元件。本地时钟电路包括耦接到所述主时钟电路的第一端口的第一输入端；耦接到主时钟电路的第二端口的第二输入端；以及逻辑门元件。第一端口和第二端口之间存在主时钟电路的的至少一个延迟元件。本公开能够使用精简的时钟电路系统生成性能良好的脉冲信号。
时钟电路系统计算芯片算力板数字货币挖矿机

[发明专利]一种低时延的交换芯片时钟域结构-CN201910813277.9有效
发明人：李沛杰;吕平;刘勤让;沈剑良;刘冬培;陈艇;张文建;张丽;董春雷;张霞 -专利权人：中国人民解放军战略支援部队信息工程大学
申请日： 2019-08-30 - 公布日： 2021-07-23 - 主分类号： H04L12/933 文献下载
摘要：本发明提供一种低时延的交换芯片时钟域结构。该时钟域结构包括：依次连接的入口SerDes RX单元、第一CDC单元、入口端口RX、第二CDC单元、核心交换单元、第三CDC单元、出口端口TX、第四CDC单元和出口SerDes TX单元；第一CDC单元，用于将入口SerDes RX单元接收的数据的时钟域由SerDes RX时钟域跨到核心交换时钟域；SerDes RX时钟域指SerDes RX单元工作时的时钟域，核心交换时钟域指核心交换单元工作时的时钟域；入口端口RX、核心交换单元和出口端口TX工作时采用相同的时钟域；第四CDC单元，用于将出口端口TX输出的数据的时钟域由核心交换时钟域跨到SerDes TX时钟域；SerDes TX时钟域指出口SerDesTX单元工作时的时钟域。
一种低时延交换芯片时钟结构

[发明专利]包括经级联耦合结构发送参考时钟的存储装置的电子装置-CN201710804654.3有效
发明人：郑用友;吴和锡;崔珍赫 -专利权人：三星电子株式会社
申请日： 2017-09-08 - 公布日： 2022-05-24 - 主分类号： G06F3/06 文献下载
摘要：公开了一种电子装置，所述电子装置包括：应用处理器，被配置为生成参考时钟；第一存储装置，被配置为通过时钟输入端口从应用处理器接收参考时钟，向时钟输出端口输出参考时钟，并通过利用参考时钟与应用处理器通信；以及第二存储装置，被配置为从时钟输出端口接收参考时钟，并利用参考时钟与第一存储装置通信。
包括级联耦合结构发送参考时钟存储装置电子

[发明专利]一种片上时钟控制器-CN202210006770.1在审
发明人：杨凡;白耿;戴勇;鲍琛 -专利权人：深圳国微福芯技术有限公司
申请日： 2022-01-05 - 公布日： 2022-04-08 - 主分类号： G06F1/12 文献下载
摘要：本发明提供了一种片上时钟控制器，其包括第一时钟同步器、第二时钟同步器、脉冲使能模块、测试模式逻辑选择模块及四个时钟信号输入端口shiftClock、atSpeedClock、lbistScanClock、scanDumpClock、一个OCC扫描链的扫描输入端口scanIn、六个模式设置端口occPllTestMode、mbistScanMode、shiftEn、scanMode、scanDumpMode、lbistMode、一个脉冲信号输入端口pulseTrigger及一个时钟输出端口occClockOut。采用本发明的片上时钟控制器，可以适配多种测试模式。
一种时钟控制器

[发明专利]Crossbar总线向Avalon总线的通讯转换设备及其转换方法-CN201310465543.6有效
发明人：吴迪;陈鑫;张珂 -专利权人：苏州爱思索电子科技有限公司
申请日： 2013-10-08 - 公布日： 2014-04-23 - 主分类号： G06F13/40 文献下载
摘要：本发明涉及一种Crossbar总线向Avalon总线的通讯转换设备及其转换方法，包括有设备本体，其特点是：设备本体内设置有信号状态机装置与时钟信号通讯线，时钟信号通讯线分别连接信号状态机装置的时钟f1端口、FIFO写数据装置的时钟端口、FIFO地址装置的时钟端口、FIFO控制装置的时钟端口和FIFO读数据装置的时钟端口，在的时钟信号通讯线上连接有从设备总线。
crossbar 总线 avalon 通讯转换设备及其方法

[发明专利]一种时钟信号的处理装置及方法-CN202310440102.4在审
发明人：黎新龙 -专利权人：北京奕斯伟计算技术股份有限公司
申请日： 2023-04-21 - 公布日： 2023-07-18 - 主分类号： H03L7/07 文献下载
摘要：本申请公开了一种时钟信号的处理装置及方法，涉及时钟信号技术领域，提供更优化的时钟时序调整方案。本申请的主要技术方案为：提供的时钟信号的处理装置包括：主设备、从设备和具备延迟时钟信号的指定端口；从而借助一个外部设备作为从设备而建立主/从设备之间的信号环回传输路径，并将指定端口设置在该路径中，从而在时钟信号传输经过指定端口的过程中，利用指定端口对时钟信号进行延迟处理以调整时钟时序，得到不同时钟时序的时钟信号，由此从而得到更多样的时钟时序。本申请应用于对时钟时序进行调整。
一种时钟信号处理装置方法

[发明专利]端口时延的约束方法、装置、电子设备、存储介质-CN202111111145.5在审
发明人：刘剑锋;于跃忠 -专利权人：海光信息技术股份有限公司
申请日： 2021-09-18 - 公布日： 2021-12-31 - 主分类号： G06F30/32 文献下载
摘要：一种端口时延的约束方法、装置、电子设备、存储介质。该端口时延的约束方法包括：获取多个模块中的所有端口，其中，所有端口包括多个第一端口；针对多个第一端口中的每个第一端口：获取与第一端口对应的N个时序逻辑器件和第一端口所属的模块对应的模块时钟信息；基于N个时序逻辑器件和模块时钟信息，确定与第一端口相关联的至少一个时钟对象以及至少一个时钟对象分别对应的至少一个对象信息；确定第一端口的端口类型；根据端口类型、至少一个时钟对象和至少一个对象信息，设置第一端口的端口时延。该端口时延的约束方法能够基于设计本身，自动对各个模块的端口设置完备的端口约束，节约迭代时间。
端口约束方法装置电子设备存储介质

[发明专利]用于Avalon总线向Crossbar总线的通讯转换桥设备及其通讯转换方法-CN201310465254.6有效
发明人：吴迪;陈鑫;张珂 -专利权人：苏州爱思索电子科技有限公司
申请日： 2013-10-08 - 公布日： 2014-04-23 - 主分类号： G06F13/40 文献下载
摘要：本发明涉及一种用于Avalon总线向Crossbar总线的通讯转换桥设备及其通讯转换方法，包括有设备本体，其特点是：设备本体内设置有信号状态机装置与时钟信号通讯线，时钟信号通讯线分别连接信号状态机装置的时钟端口、FIFO写数据装置的时钟端口、FIFO地址装置的时钟端口、FIFO控制装置的时钟端口和FIFO读数据装置的时钟端口。
用于 avalon 总线 crossbar 通讯转换设备及其方法

[发明专利]一种实现时间同步的方法及装置-CN201010570492.X有效
发明人：宋雪雁 -专利权人：中兴通讯股份有限公司
申请日： 2010-12-02 - 公布日： 2011-04-13 - 主分类号： H04L7/00 文献下载
摘要：本发明公开了一种实现时间同步的方法及装置，包括：为从时钟设备的时钟芯片配置时钟专用地址；时钟芯片将时钟专用地址作为从时钟设备上的从时钟端口的地址，在进行时间同步时，采用该从时钟端口的地址与祖父时钟设备进行报文交互本发明通过在时钟芯片上设置一个时钟专用地址，采用该时钟专用地址进行PTP报文的封装，避免因时钟源的切换，引起的对时钟芯片上的端口信息的频繁更新，使时钟芯片工作更加稳定，并可以延长时钟芯片的使用寿命。
一种实现时间同步方法装置

[实用新型]一种网络时钟分配系统-CN202020455086.8有效
发明人：谭国暾 -专利权人：安徽电通通信工程有限公司
申请日： 2020-04-01 - 公布日： 2020-09-22 - 主分类号： H04J3/06 文献下载
摘要：本实用新型公开了一种网络时钟分配系统，包括接收时钟源天线、协议分发设备、时钟源分配设备以及通信设备，所述接收时钟源天线通过1/2馈线与协议分发设备的接收端口连接，所述协议分发设备的发送端口通过光纤网线与时钟源分配设备的接收端口连接，所述时钟源分配设备的发送端口通过光纤网线与通信设备连接，所述通信设备为多个，所述协议分发设备、时钟源分配设备中均具有多个发送端口，本实用新型能够实现采用一路输入，多路输出方式解决通讯设备时钟需求，能够有效解决同一个站点位置存在多个通信网络设备需要的时钟部署
一种网络时钟分配系统

[发明专利]使用低速多端口功能单元代替高速功能单元的系统及方法-CN201310139440.0无效
发明人：刘子君;张星;王东琳 -专利权人：中国科学院自动化研究所
申请日： 2013-04-19 - 公布日： 2013-08-21 - 主分类号： G06F1/04 文献下载
摘要：本发明公开了一种低速多端口功能单元代替高速功能单元的系统，该系统包括多端口低速功能单元和回复拼接选通单元，其中，多端口低速功能单元的每一个端口接收一组高速时钟请求信号和一个低速时钟，高速时钟主频是低速时钟主频的N倍，N是大于等于1的整数，相邻两个低速时钟之间仅偏移一个高速时钟周期，多端口低速功能单元将处理后的多端口输出信号经由回复拼接选通单元合成一组高速信号返回高速时钟域。该方案通过多端口分时复用的方法，简便地替代了高速功能单元模块，为某些高速功能单元模块的设计提供了一种较为简单的方法。
使用低速多端功能单元代替高速系统方法