[发明专利]动态选通时序有效
| 申请号： | 201810154927.9 | 申请日： | 2018-02-23 |
| 公开（公告）号： | CN108511011B | 公开（公告）日： | 2022-04-15 |
| 发明（设计）人： | A.德赛;K.阮 | 申请（专利权）人： | 桑迪士克科技有限责任公司 |
| 主分类号： | G11C8/18 | 分类号： | G11C8/18;G11C16/08 |
| 代理公司： | 北京市柳沈律师事务所 11105 | 代理人： | 邱军 |
| 地址： | 美国得*** | 国省代码： | 暂无信息 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 公开了用于动态选通时序的设备、系统、方法和计算机程序产品。控制器配置为生成选通信号以促进数据传输。控制器配置为响应于启动选通信号而接收反馈信号。控制器配置为基于反馈信号而控制选通信号的持续时间。 | ||
| 搜索关键词： | 动态 时序 | ||
【主权项】：
1.一种设备，包括：控制器，配置为：生成选通信号以促进数据传输；响应于启动所述选通信号而接收反馈信号；以及基于所述反馈信号而控制所述选通信号的持续时间。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于桑迪士克科技有限责任公司，未经桑迪士克科技有限责任公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201810154927.9/，转载请声明来源钻瓜专利网。
- 同类专利
- 命令地址控制电路和半导体装置以及包括其的半导体系统-202211061575.5
- 郑世罗;金敬勋;朴智焕;郑夏俊;车载薰 - 爱思开海力士有限公司
- 2022-09-01 - 2023-05-09 - G11C8/18
- 本公开涉及命令地址控制电路和半导体装置以及包括其的半导体系统。该半导体装置包括命令地址控制电路。命令地址控制电路被配置为接收行命令地址信号和列命令地址信号，并且被配置为基于行命令地址信号的至少一个比特位的逻辑电平而选择性地将行命令地址信号和列命令地址信号反相。
- 数据选通信号的门控信号生成电路及其信号生成方法-202211513083.5
- 古城;何亚军 - 合肥奎芯集成电路设计有限公司;上海奎芯集成电路设计有限公司
- 2022-11-30 - 2023-03-31 - G11C8/18
- 本申请提供一种数据选通信号的门控信号生成电路及其信号生成方法，所述电路包括：初始门控信号生成单元、训练单元和目标门控信号生成单元；初始门控信号生成单元用于基于读指令和读使能信号生成初始门控信号；训练单元与初始门控信号生成单元连接，用于基于预设步长逐步延迟初始门控信号以得到更新的门控信号，并基于初始门控信号以及更新的门控信号对闪存设备返回的数据选通信号进行采样以确定数据选通信号的第一个上升沿以及对应的第一门控信号；目标门控信号生成单元与所述训练单元连接，用于基于闪存设备的预热模式关联信息以及第一门控信号生成目标门控信号，能避免主设备接收数据紊乱和功耗增大的问题。
- 用于存储器装置中的命令时序的延迟元件-202211019179.6
- J·S·雷赫迈耶;C·G·维杜威特 - 美光科技公司
- 2022-08-24 - 2023-03-03 - G11C8/18
- 本公开涉及用于存储器装置中的命令时序的延迟元件。在存储器装置中执行命令的时序可受延迟元件的影响。延迟元件单元的所述延迟元件可引起命令路径的可变延迟。可基于存储在存储器装置的熔丝阵列中的设置来激活所述延迟元件。所述延迟元件可用于改变所述存储器装置的电流汲取的时序。
- 自时序电路和相应的自时序方法-201811294602.7
- 马尼什特里维迪;戴伦尼叶许拜沙阿 - 联发科技(新加坡)私人有限公司
- 2018-11-01 - 2023-02-28 - G11C8/18
- 本发明公开了一种自时序电路和相应地自时序方法。自时序电路分别耦接第一和第二电源轨以接收第一和第二电压，包括：跟踪控制电路，在第一电压和第二电压分别产生第一和第二跟踪信号；以及多个虚拟放电单元，包括至少第一虚拟放电单元组和第二虚拟放电单元组，其中，响应于存储器访问请求，分别根据第一和第二跟踪信号激活第一和第二虚拟放电单元组中的第一和第二数量的虚拟放电单元以放电虚拟位线，其中虚拟位线模拟存储器单元阵列中的位线的操作，并且虚拟放电单元模拟存储器单元阵列中的位单元的操作。本发明的自时序电路和相应方法可以优化电路性能和功耗。
- 地址控制电路和包括其的半导体装置-202210419567.7
- 金智恩;吴敏煜 - 爱思开海力士有限公司
- 2022-04-20 - 2023-02-17 - G11C8/18
- 本申请公开了地址控制电路和包括其的半导体装置。该地址控制电路包括地址时序控制电路，其被配置为：锁存从地址时序控制电路外部输入的地址信号，以预定时序顺序地储存锁存的信号，以及将所储存的信号输出作为存储体组地址。该地址控制电路还包括地址多路复用电路，其被配置为根据存储体组地址来产生存储体组选择信号。地址多路复用电路被配置为：当预设的存储器访问模式是第一存储器访问模式时，根据具有第一值的存储体组地址来产生具有第二值的存储体组选择信号，以及当预设的存储器访问模式是第二存储器访问模式时，根据具有不同于第一值的第三值的存储体组地址来产生具有第二值的存储体组选择信号。
- 存储器控制电路、芯片及计算装置-202211221926.4
- 常亮;杨思琪;周菁;吴强 - 北京后摩智能科技有限公司
- 2022-10-08 - 2023-01-17 - G11C8/18
- 本公开实施例公开了一种存储器控制电路、芯片、计算装置，其中，该电路包括：总控制器、地址解码器、数据存储器和存储块控制器；地址解码器用于接收目标数据操作指令，并从目标数据操作指令中提取目标存储单元地址、目标块地址和操作类型码；将目标块地址发送至存储块控制器；将目标存储单元地址和操作类型码发送至总控制器；存储块控制器用于根据目标块地址，将目标存储块对应的目标状态控制开关组设置为接通状态；总控制器用于根据目标存储单元地址，按照操作类型码指示的操作方式对目标存储单元进行操作。本公开实施例减少了在对数据存储器进行读写操作过程中，不被用来读写的存储块消耗的能量，进而提高了存储器的能量利用效率。
- 存储器时钟驱动器、存储器器件及其操作方法-202210375151.X
- 阿图尔·卡多奇 - 台湾积体电路制造股份有限公司
- 2022-04-11 - 2022-10-21 - G11C8/18
- 提供了存储器时钟驱动器、存储器器件和操作存储器器件、存储器时钟驱动器的方法。存储器器件包含跨越存储器单元行的阵列彼此相对地设置的两个存储时钟驱动器。存储器时钟驱动器包含解码器，其解码对应于一个或多个存储器单元行的地址。解码器被配置为解码地址以向对应的存储器单元行提供多个字线信号。存储器器件还包括行选择电路，其接收行选择地址并激活相应的存储器单元行。存储器器件包括在局部和全局层级控制存储器单元阵列的控制电路，并且包括I/O模块以向存储器器件的不同部分发送信号并将存储器器件集成到外部器件中。
- 存储器装置的命令在管线中计数器-201910534966.6
- 维贾亚瓦吉亚·J·万卡雅拉 - 美光科技公司
- 2019-06-20 - 2022-07-29 - G11C8/18
- 本申请案涉及存储器装置的命令在管线中计数器。存储器装置及方法利用管线来处理或控制由所述存储器装置接收的命令的时序。其还可使用经配置以确定所述命令中的一或多者是否在所述管线中的跟踪电路。所述跟踪电路包含经配置以对进入所述管线中的命令计数的输入计数器及对离开所述管线的命令计数的输出计数器。此外，所述跟踪电路包含经配置以比较所述输入计数器及所述输出计数器中的值且当所述输入计数器及所述输出计数器中的值不同时输出指示所述一或多个命令在所述管线中的命令在管线中信号的比较电路。
- 存储器装置及其操作方法-201810047736.2
- 印垠奎;朴宰佑;朴锡元;金炳烈 - 爱思开海力士有限公司
- 2018-01-18 - 2022-07-22 - G11C8/18
- 存储器装置及其操作方法。存储器装置防止生成异常列地址。该存储器装置包括：存储器单元阵列；以及列地址控制器，所述列地址控制器被配置为响应于列地址控制信号而生成所述存储器单元阵列的列地址，其中，当输入地址信号时，所述列地址控制器启用所述列地址控制信号，并且其中，所述地址信号包括与所述列地址对应的列地址信号。
- 一种可调刷新速率的双端口存储器-202110956913.0
- 秋小强 - 北京中科胜芯科技有限公司
- 2021-08-19 - 2022-04-22 - G11C8/18
- 本发明涉及一种可调刷新速率的双端口存储器，包括：双端口存储器、与所述双端口存储器A端口连接的地址仲裁模块、与所述双端口存储器B端口连接的地址刷新模块、与所述地址刷新模块连接的分频电路；所述地址刷新模块还连接所述地址仲裁模块；所述分频电路由外部输入时钟信号并输出给所述地址刷新模块；所述地址刷新模块按照所述分频电路提供的时钟信号生成地址；并发送至所述双端口存储器与所述地址仲裁模块。本发明提供的可调刷新速率的双端口存储器，采用可配置的分频电路对工作时钟进行分频，针对不同的空间应用环境，采用不同的刷新频率，既能有效的提供抗单粒子反转能力，又能有效的降低存储器的功耗。
- 动态选通时序-201810154927.9
- A.德赛;K.阮 - 桑迪士克科技有限责任公司
- 2018-02-23 - 2022-04-15 - G11C8/18
- 公开了用于动态选通时序的设备、系统、方法和计算机程序产品。控制器配置为生成选通信号以促进数据传输。控制器配置为响应于启动选通信号而接收反馈信号。控制器配置为基于反馈信号而控制选通信号的持续时间。
- 非易失性存储器设备、非易失性存储器和存储器控制器的操作方法-202110941184.1
- 郑凤吉 - 三星电子株式会社
- 2021-08-17 - 2022-03-01 - G11C8/18
- 公开了一种非易失性存储器，其包括可连接到多条数据线的多个输入/输出焊盘、使能输入焊盘、使能输出焊盘和芯片地址初始化电路。芯片地址初始化电路通过多个输入/输出焊盘接收当前芯片地址，响应于通过使能输入焊盘接收的当前使能信号存储当前芯片地址，通过使能输出焊盘输出下一使能信号，并通过多个输入/输出焊盘输出下一芯片地址。
- 数据选通时钟输出电路-202110191688.6
- 崔恩志;具滋允;玉成华 - 爱思开海力士有限公司
- 2021-02-20 - 2022-01-04 - G11C8/18
- 本技术包括一种数据选通时钟输出电路。该数据选通时钟输出电路包括：第一输出电路，其被配置为响应于时钟和第一使能信号而产生上升时钟和下降时钟，并且响应于上升时钟、下降时钟和模式信号而输出第一数据选通时钟；以及第二输出电路，其被配置为通过使由第一输出电路产生的上升时钟和下降时钟反相来产生上升反相时钟和下降反相时钟，并且响应于上升反相时钟、下降反相时钟、第二使能信号和模式信号而输出第二数据选通时钟。
- 半导体器件-202010724927.5
- 崔谨镐;金敬默;金雄来 - 爱思开海力士有限公司
- 2020-07-24 - 2021-08-13 - G11C8/18
- 一种半导体器件包括内部列控制信号生成电路、存储体地址传输电路和第一存储体控制电路。内部列控制信号生成电路生成列控制信号以输出内部列控制信号。存储体地址传输电路接收存储体地址以生成反相存储体地址以及输出存储体地址和反相存储体地址。第一存储体控制电路基于存储体地址和反相存储体地址中的至少一个来生成第一存储体激活信号以及基于内部列控制信号来锁存第一存储体激活信号以生成第一存储体列控制信号。
- 半宽度双泵数据路径-201980009134.0
- M·K·哈德里克 - 美光科技公司
- 2019-02-07 - 2021-08-10 - G11C8/18
- 本文揭示具有通过双泵选通信号计时的半宽度数据路径(46)或数据总线的存储器装置(10)。方法(400、420)及装置(10)可采用单个延迟链(例如，列存取选通CAS链)(202A、202B、204)来执行双泵操作。所述延迟链(202)可包含可基于所述双泵选通信号产生一个或两个脉冲的多个延迟元件(214)。还揭示用于介接的方法(400、420)，例如读取及写入方法(400、420)。
- 半导体系统和半导体器件-202010494651.6
- 吴敏煜;郭明均;金民吾;白昶基 - 爱思开海力士有限公司
- 2020-06-03 - 2021-06-18 - G11C8/18
- 本发明提供一种半导体系统和半导体器件。半导体器件包括：命令发生电路，其被配置为产生写入选通信号；管道控制电路，其被配置为当第一写入命令脉冲和第二写入命令脉冲被输入时，产生被顺序地使能的第一至第四输入控制信号和第一至第四输出控制信号，并在预设时段之后产生第一至第四内部输出控制信号；以及地址处理电路，其被配置为当写入选通信号和第一至第四输入控制信号被输入时锁存通过命令地址所输入的地址，当第一至第四输出控制信号被输入时从被锁存的所述地址来产生存储体组地址和列地址，以及当第一至第四内部输出控制信号被输入时通过将被锁存的所述地址反相来产生存储体组地址和列地址。
- 具有锁存预解码器电路的时钟控制的存储器-201310228537.9
- 赫马·拉马穆尔蒂;拉万德拉拉吉·拉马拉朱 - 恩智浦美国有限公司
- 2013-06-08 - 2018-07-10 - G11C8/18
- 公开了具有锁存预解码器电路的时钟控制的存储器。一种存储器（10）包括具有有多个字线（WL）的存储器阵列（12）、多个锁存预解码器（18）、以及字线驱动器逻辑（14）。每个锁存预解码器接收时钟信号（CLK）和多个地址信号（A0，A0b），并且，响应于所述时钟信号的时钟周期的第一沿来锁存所述多个地址信号的逻辑函数的结果，以及响应于所述时钟信号的所述时钟周期的第二沿来提供预定值，其中，响应所述第二沿，所述多个锁存预解码器的每个锁存解码器提供相同的预定值。字线驱动器逻辑响应于所述锁存结果有选择性地激活所述多个字线中的所选字线。
- 一种延时单元电路及地址信号变化检测电路-201310652763.X
- 陈巍巍;陈岚;龙爽;杨诗洋;陈丽 - 中国科学院微电子研究所
- 2013-12-05 - 2014-03-26 - G11C8/18
- 本发明公开了一种延时单元电路及地址信号变化检测电路，延时单元电路内的电容和锁存器之间增加电阻，使电容与电阻组成RC电路，由于RC电路中的电容充放电时间t=k*R*C，其电容的充放电时间与电源电压无关，即延时单元电路的延迟时间与电源电压无关，只是与延时单元电路中的RC电路的电阻阻值大小和电容值大小有关。因此本发明提供的延时单元电路不受电源电压的变化影响，只与电阻值和电容值有关，使得地址信号变化检测电路产生的脉冲信号稳定。
- 在时钟周期的第一部分期间带有字线激活的时钟存储器-201310228925.7
- 赫马·拉马穆尔蒂;拉万德拉拉吉·拉马拉朱 - 飞思卡尔半导体公司
- 2013-06-08 - 2014-01-01 - G11C8/18
- 本发明涉及在时钟周期的第一部分期间带有字线激活的时钟存储器。存储器（10）包括多个锁存预解码器（20、22、24、26），每一个包括第一晶体管，其耦合在电源电压和锁存器之间并且具有耦合到时钟信号的控制电极；第二晶体管，其耦合到第一晶体管并且具有耦合到第一地址位信号的控制电极；第三晶体管，其耦合到第二晶体管并且具有耦合到第二地址位信号的控制电极；第四晶体管，其耦合到第三晶体管并且具有耦合到时钟信号的延迟的和反相的版本的控制电极；第五晶体管，其耦合在所述第四晶体管和地之间并且具有耦合到时钟信号的控制电极；以及输出，其在时钟信号的时钟周期的第一部分期间提供预解码值以及在时钟周期的第二部分期间提供预定逻辑电平。
- 侦测地址转变的电路与方法-201210063165.4
- 林永丰 - 旺宏电子股份有限公司
- 2012-03-12 - 2013-09-18 - G11C8/18
- 本发明公开了一种侦测地址转变的电路与方法，该地址转变侦测电路以用于包含多条地址信号线的总线中，其包含每一条地址信号线的一第一电路及一第二电路。每一个第一电路具有一第一输入、一第二输入及一输出。此第一输入与一地址信号线耦接，而此第二输入与一地址转变侦测信号耦接。此第一电路储存第一输入目前的电平而响应此地址转变侦测信号上的一地址转变侦测脉冲，且通过比较目前输入电平与第一输入的储存电平而产生其输出。第二电路具有一输入及一输出。此第二电路接收来自第一电路的改变信号。为了响应，第二电路于地址转变侦测信号上产生一地址转变侦测脉冲作为输出。
- 同步存储器与动态致能同步存储器中地址接收器的方法-200810128520.5
- 张嘉仁;帕特特龙 - 南亚科技股份有限公司
- 2008-06-19 - 2009-09-23 - G11C8/18
- 一种用来动态致能一同步存储器中地址接收器的方法，包含有：控制全部的地址接收器于一开始时处于一关闭状态；产生一命令讯号与一地址讯号；延迟该地址讯号以使该命令讯号与该地址讯号之间有一时间延迟；以及当该同步存储器接收到该命令讯号时，选择性地开启对应于该地址讯号的一地址接收器。
- 地址转换器半导体器件和具有它的半导体存储器件-200610171271.9
- 秋喆焕;宋浩圣 - 三星电子株式会社
- 2006-12-28 - 2007-07-04 - G11C8/18
- 一种半导体器件的地址转换器包括：时钟产生部分，用于当施加了电源时产生至少一个时钟信号；控制信号设置装置，用于在模式设置操作期间设置控制信号；极性选择信号产生部分，用于响应于所述至少一个时钟信号和所述控制信号，产生至少一个极性选择信号；和地址转换部分，用于响应于所述至少一个极性选择信号来转换从外部部分施加的地址的至少一位以输出转换的地址。
- 具有快速列存取的随机存取存储器-200510138064.9
- M·弗里伯恩 - 因芬尼昂技术股份公司
- 2005-11-19 - 2006-08-30 - G11C8/18
- 存储器包括列解码器和电路。电路构造为接收列地址选通信号、列有效信号和列地址信号。电路构造为：如果列地址选通信号和列有效信号处于第一逻辑电平，则传送列地址信号至列解码器，并且如果列地址选通信号和列有效信号其中之一处于不同于第一逻辑电平的第二逻辑电平，则锁存列地址信号并传送锁存的列地址信号至列解码器。
- 专利分类
