[发明专利]存储器件及其操作方法有效

专利信息
申请号: 201711279754.5 申请日: 2017-12-06
公开(公告)号: CN109215720B 公开(公告)日: 2021-03-30
发明(设计)人: 张铭宏;阿图尔·卡多奇;黄家恩;吴经纬;小唐纳德·G·米坎;杨皓义;林高正;蔡铭谦;萨曼·M·I·阿扎姆;张琮永;尤布·沙拉特·钱德拉 申请(专利权)人: 台湾积体电路制造股份有限公司
主分类号: G11C29/26 分类号: G11C29/26;G11C29/36;G11C29/56
代理公司: 北京德恒律治知识产权代理有限公司 11409 代理人: 章社杲;李伟
地址: 中国台*** 国省代码: 台湾;71
权利要求书: 查看更多 说明书: 查看更多
摘要: 发明的实施例提供了存储器件及其操作方法。示例性测试环境可以在测试操作模式下操作,以测试由于一个或多个制造缺陷,存储器器件或通信连接至存储器器件的其它电子器件是否如预期或未如预期地操作。测试操作模式包括移位操作模式、捕获操作模式和/或扫描操作模式。在移位操作模式和扫描操作模式下,示例性测试环境将串行输入数据序列传送至存储器器件。在捕获操作模式下,示例性测试环境将并行输入数据序列传送至存储器器件。之后,存储器器件在移位操作模式或捕获操作模式下输送串行输入数据序列或并行输入数据序列来提供输出数据序列或在扫描操作模式下输送串行输入数据序列来提供扫描数据串行输出序列。
搜索关键词: 存储 器件 及其 操作方法
【主权项】:
1.一种存储装置,包括:第一多路复用电路,被配置为提供串行数据序列或并行数据序列以作为输入数据序列;第一锁存电路,被配置为根据存储器时钟信号提供所述输入数据序列以作为测试数据序列;存储器器件,包括存储器阵列、待测内部电路和未待测内部电路,其中,所述待测内部电路被配置为对所述测试数据序列进行操作以提供输出数据串行序列或输出数据并行序列,以及其中,所述存储器阵列和所述未待测内部电路被配置为是禁用的;第二锁存内部电路,被配置为根据所述存储器时钟信号提供所述测试数据序列以作为第二输出数据串行序列;以及第二多路复用电路,被配置为提供所述输出数据串行序列、所述输出数据并行序列或所述第二输出数据串行序列以作为输出数据序列。
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。

该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于台湾积体电路制造股份有限公司,未经台湾积体电路制造股份有限公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服

本文链接:http://www.vipzhuanli.com/patent/201711279754.5/,转载请声明来源钻瓜专利网。

同类专利
  • 存储器-202110609025.1
  • 王佳 - 长鑫存储技术有限公司
  • 2021-06-01 - 2022-12-02 - G11C29/26
  • 本申请涉及一种存储器,包括存储模块、读模块、第一校验模块及第二校验模块,存储模块包括多个感测放大器阵列和多个存储单元阵列,感测放大器阵列与存储单元阵列交替排布;第一数据线与各感测放大器阵列均电连接;读模块用于对第一数据线上的数据进行读取;第一校验模块、第二校验模块与读模块均电连接;读模块被配置为:将读取数据的部分传输至第一校验模块以进行检错和/或纠错,并将读取数据的另外部分传输至第二校验模块以进行检错和/或纠错;其中,传输至第一校验模块的数据与传输至第二校验模块的数据分别来自于相邻的感测放大器阵列。本申请能够及时发现并修复半导体存储装置中相邻存储单元失效缺陷。
  • 存储器装置测试及相关联的方法、装置和系统-202110647130.4
  • J·M·约翰逊;D·G·蒙蒂尔斯 - 美光科技公司
  • 2021-06-10 - 2022-01-04 - G11C29/26
  • 本发明公开了存储器装置测试以及相关联的方法、装置和系统。一种方法可以包含从所述存储器装置的存储器阵列的多个存储器地址中读取,并将所述多个地址中的每个存储器地址标识为通过或未通过。所述方法可以进一步包含对于每个标识的未通过,将与所述标识的未通过相关联的数据存储在所述存储器装置的缓冲器中。此外,所述方法可以包含将与每个标识的未通过相关联的数据中的至少一些数据传送到所述存储器装置外部的测试器,而不将与每个标识的通过相关联的地址数据传送到所述测试器。
  • 一种半导体存储器测试数据的存储方法及装置-201911365159.2
  • 徐志刚;邓标华 - 武汉精鸿电子技术有限公司
  • 2019-12-26 - 2021-09-14 - G11C29/26
  • 本发明公开了一种半导体存储器测试数据的存储方法及装置,其中的方法包括:将写入半导体存储器芯片数据块的数据与实际数据进行对比,根据对比情况判断存在的坏块;对坏块进行编号并统计,对坏块信息进行存储;对数据块中写入的数据与实际数据进行对比,并记录对比后的数据块信息,对数据块信息进行存储;设置坏块信息与数据块信息之间的对应关系;根据坏块信息与数据块信息之间的对应关系定位坏块对应的数据块信息。本发明可以实现测试数据的方便存储,存储方式简单,便于快速查找到对应的测试结果信息。
  • 半导体存储装置及其测试方法-202011609599.0
  • 李钟哲;李炯尚 - 东芯半导体股份有限公司
  • 2020-12-30 - 2021-03-30 - G11C29/26
  • 本发明涉及一种半导体存储装置及其测试方法,该半导体存储装置包括:存储单元阵列,所述存储单元阵列中包括多个存储单元,所述多个存储单元被划分为多个页,每个页中的多个存储单元与同一字线相连接;页缓存阵列,通过位线与所述存储单元阵列相连接,所述页缓存阵列包括多个页缓存器组,每个所述页缓存器组中包括多级页缓存器,所述多级页缓存器中包括至少一个第一页缓存器,所述第一页缓存器中包括错误计数单元,所述错误计数单元适于累计与所述页缓存器组连接的多个目标存储单元中的错误页数量。根据该半导体存储装置,半导体芯片尺寸增加的较小,可以进行半导体芯片的自动化测试,可以减少测试时间,提高了芯片面积利用率和测试效率。
  • 由一组嵌入式签名寄存器提供FPGA器件识别的方法和系统-202011527378.9
  • 朱璟辉 - 广东高云半导体科技股份有限公司
  • 2020-12-22 - 2021-03-19 - G11C29/26
  • 本公开涉及由一组嵌入式签名寄存器提供FPGA器件识别的方法和系统。可编程集成电路(PIC)器件包括可配置逻辑块(LB)、路由连接阵列和配置存储器,用于执行用户定义的编程逻辑功能。每个可配置LB包括一组查找表(LUT)和相关的寄存器。LUT被配置为根据一组输入信号产生一个或更多个输出信号。每个寄存器对应一个LUT。与第一LUT相对应或物理位置上位于第一LUT附近的第一寄存器可指定为嵌入式签名寄存器,用于存储固定值或签名信息,以便于器件或集成电路被识别。
  • 一种闪存芯片及其校准方法和装置-201811438979.5
  • 王绍迪 - 北京知存科技有限公司
  • 2018-11-28 - 2020-06-05 - G11C29/26
  • 本发明提供一种闪存芯片及其校准方法和装置,可利用闪存单元的可调权重等级对该闪存芯片中的工作阵列进行校准,具体可通过设置用于校准工作阵列的至少一个参考阵列,并且参考阵列中的闪存单元的数量大于或等于该闪存单元的可调权重等级N;参考阵列的N个闪存单元的初始权重值与闪存单元的N级可调权重一一对应,多余的闪存单元作为冗余单元备用;校准时,根据参考阵列中闪存单元的实时权重值、初始权重值校准工作阵列中闪存单元的实时权重值,以此实现工作阵列中闪存单元权重的离线更新校准,补偿了漏电现象对闪存单元权重的影响,能够提高存储数据的精度。
  • 一种基于FPGA的通用闪存测试系统-201822087549.5
  • 唐文天;裴敬;邓标华;孟杨;魏海波 - 武汉精鸿电子技术有限公司
  • 2018-12-11 - 2019-07-26 - G11C29/26
  • 本实用新型公开了一种基于FPGA的通用闪存测试系统,包括UFS主控器、UniPro和M‑PHY,其特征在于,所述UFS主控器、UniPro和M‑PHY顺次相连接,共同形成一个通用闪存测试单元并安装在FPGA核心板上,每个M‑PHY与一个待测通用闪存对应连接;所述通用闪存测试单元在FPGA的驱动下,对相应的待测通用闪存进行测试。本实用新型技术方案针对目前的通用闪存(UFS)测试设备少、方法因循守旧、测试效率低的情况,通过FPGA对多个通用闪存测试单元进行管理,可以同时对多个待测通用闪存(DUT)进行测试,无须针对DUT另行封装通用闪存测试单元芯片进行测试。
  • 一种闪存芯片-201821984476.3
  • 王绍迪 - 北京知存科技有限公司
  • 2018-11-28 - 2019-07-12 - G11C29/26
  • 本实用新型提供一种闪存芯片,通过设置用于校准工作阵列的至少一个参考阵列,并且参考阵列中的闪存单元的数量大于或等于该闪存单元的可调权重等级N,以此实现工作阵列中闪存单元权重的离线更新校准,补偿了漏电现象对闪存单元权重的影响,能够提高存储数据的精度。
  • 一种基于FPGA的通用闪存测试系统-201811512286.6
  • 唐文天;裴敬;邓标华;孟杨;魏海波 - 武汉精鸿电子技术有限公司
  • 2018-12-11 - 2019-03-01 - G11C29/26
  • 本发明公开了一种基于FPGA的通用闪存测试系统,包括UFS主控器、UniPro和M‑PHY,其特征在于,所述UFS主控器、UniPro和M‑PHY顺次相连接,共同形成一个通用闪存测试单元并安装在FPGA核心板上,每个M‑PHY与一个待测通用闪存对应连接;所述通用闪存测试单元在FPGA的驱动下,对相应的待测通用闪存进行测试。本发明技术方案针对目前的通用闪存(UFS)测试设备少、方法因循守旧、测试效率低的情况,通过FPGA对多个通用闪存测试单元进行管理,可以同时对多个待测通用闪存(DUT)进行测试,无须针对DUT另行封装通用闪存测试单元芯片进行测试。
  • 一种RAID健康状态检测方法、系统及相关装置-201711080239.4
  • 李大生 - 郑州云海信息技术有限公司
  • 2017-11-06 - 2018-04-06 - G11C29/26
  • 本发明公开了一种RAID健康状态检测方法,可以仅仅通过RAID中目标磁盘的可重新分配扇区数与存储设备的历史磁盘信息就可以计算得到每个目标磁盘的失效概率,从而计算出RAID的失效概率,进而可以从失效概率判断RAID是否健康,因此可以在RAID故障前就能够提前预防故障的发生,提前做好措施,避免RAID故障带来的影响。本发明实施例还提供一种RAID健康状态检测系统、装置及计算机可读存储介质,同样可以实现上述技术效果。
  • 执行并行存储测试的装置和方法-201280068807.8
  • G·希基;S·金凯德 - 英赛瑟库尔公司
  • 2012-11-29 - 2014-10-08 - G11C29/26
  • 本发明涉及半导体装置(DV1),其包括N个存储模块(MEM0-MEMN-1),N大于或等于3,每个模块包括以行和列排列的存储单元阵列;写入电路(WCT),其与每个模块相连并且被配置为将数据(ID)写入所述存储单元;读取电路(RCT),其与每个模块相连并且被配置为提供来自所述存储单元的输出数据(OD0-ODN-1);模块选择电路(MDEC),其被配置为在常规操作模式下单独选择一个存储模块(MEM0-MEMN-1),在并行模式下集体选择所述模块中的两者或更多者;以及比较器电路(CMP),其与所述N个模块相连并且被配置为在所述并行模式下比较由所述N个模块提供的输出数据。
专利分类
×

专利文献下载

说明:

1、专利原文基于中国国家知识产权局专利说明书;

2、支持发明专利 、实用新型专利、外观设计专利(升级中);

3、专利数据每周两次同步更新,支持Adobe PDF格式;

4、内容包括专利技术的结构示意图流程工艺图技术构造图

5、已全新升级为极速版,下载速度显著提升!欢迎使用!

请您登陆后,进行下载,点击【登陆】 【注册】

关于我们 寻求报道 投稿须知 广告合作 版权声明 网站地图 友情链接 企业标识 联系我们

钻瓜专利网在线咨询

400-8765-105周一至周五 9:00-18:00

咨询在线客服咨询在线客服
tel code back_top