[发明专利]制作半导体元件的方法

摘要

本发明提供一种制作半导体元件的方法，包括下列步骤。首先提供基底、设置于基底上的硬掩模层以及设置于硬掩模层上的第一掩模图案，且基底具有元件区以及切割道区。第一掩模图案于元件区内具有第一间隙，在切割道区内具有第二间隙。接着，在第一掩模图案上均匀覆盖间隙壁层。然后，在第一间隙中的间隙壁层上形成第二掩模图案，第二掩模图案的上表面低于第一掩模图案的上表面。随后，对间隙壁层进行蚀刻制作工艺，移除位于第一掩模图案与第二掩模图案之间以及位于第二间隙中的间隙壁层，并暴露出硬掩模层。

主权项

1.一种制作半导体元件的方法，包括：提供一基底、一硬掩模层以及一第一掩模图案，其中该基底具有元件区以及切割道区，该硬掩模层设置于该基底上，且该第一掩模图案设置于该硬掩模层上，且其中该第一掩模图案包括多条条状元件图案以及多条条状对位图案，各该条状元件图案分别沿着一第一方向设置于该元件区中，该多条条状元件图案沿着一第二方向依序排列，各该条状对位图案分别沿着该第一方向设置于该切割道区中，该多条条状对位图案沿着该第二方向依序排列，任两相邻的该多条条状元件图案之间具有第一间隙，任两相邻的该多条条状对位图案之间具有第二间隙，且该第二间隙的宽度大于该第一间隙的宽度；在该第一掩模图案上均匀覆盖一间隙壁层；在该多个第一间隙中的该间隙壁层上形成一第二掩模图案，该第二掩模图案的上表面低于该第一掩模图案的上表面；对该间隙壁层进行一第一蚀刻制作工艺，移除位于该第一掩模图案与该第二掩模图案之间以及位于该第二间隙中的该间隙壁层，并暴露出该硬掩模层；以该第一掩模图案与该第二掩模图案为掩模图案化该硬掩模层，以形成一硬掩模图案；以及以该硬掩模图案为掩模蚀刻该基底，以于该基底中形成多个第一沟槽以及多个第二沟槽，其中各该第二沟槽的深度大于各该第一沟槽的深度。